automatisierte und graphische Doku

[Matthias (Gast)]

Hallo.

Ich arbeite gerade an einem größeren VHDL-Projekt, das aus zig modulen 
besteht und hätte gerne ein Tool mit dem man sich zB die connections der 
Module ansehen kann und dann zB ins Modul klickt und dann sieht welche 
Module da drin sind. Noch besser wäe es natürlich wenn man auch 
"process-connections" oder zB MUX darstellen könnte, damit man sich 
einzelne Datenpfade ansehen kann... Sowas wie aus bestimmten Kommentaren 
automatische Beschreibungen zu den Modulen wäre auch fein.

Gibts da schon etwas fertiges für VHDL? ist Doxygen dafür geeignet? 
Wenn, ja wie toll is das? Wichtig ist mir vor allem auch die graphische 
Darstellung und dass die Einarbeitung/Bedienung nicht allzu schwer ist, 
da ich das sonst nicht durchbringen werde bei den Kollegen.

Gibt es gute, billige bzw free Tools?

Dankbar für jeden Tip!

LG, Matthias

[Dipl.-Ing. (FH) (Gast)]

Ich kenne kein einziges und Doygen hat mir noch nie etwas Brauchbares 
geliefert.

Ich importiere das Zeug immer ins Xilinx und lasse mir Symbole bauen, 
die ich dann ausdrucke, um mir eine Übersicht zu behalten.

Möglicherweise geht es mit dem ROBEI, das hier immer mal wieder beworben 
wird.

[berndl (Gast)]

Dipl.-Ing. (FH) schrieb:
> Ich kenne kein einziges und Doxygen hat mir noch nie etwas Brauchbares
> geliefert.

dito hier...
Und wenn man dann sowas kriegt und die Doxygen-Kommentare sind komplett 
veraltet und passen gar nicht mehr zur HW dann freut man sich ein 2. 
Loch in den Bauch... Oder wenn der ganze Rotz mit Unterverzeichnissen 
und generierten Filenamen laenger als 255 Characters wird...

Meine Methode: Source gescheit dokumentieren (nicht Zeile fuer Zeile 
sondern etwas Globalgalaktischer) und dann die Bloecke von Hand zeichnen 
(abstrahiert, im Prinzip die Projekthierarchie mit Rechtecken). Dazu 
dann Text als genauere Erklaerung...
Damit finden sich meine Kollegen schnell zurecht und wissen schon recht 
genau, wo sie reinschauen muessen wenn mal was nicht tut.

[Matthias (Gast)]

ok.

Ja mal schauen... ein paar Bilder könnte ich aus dem NetlistViewer 
nehmen, also solange es halt nur connectete Modue sind. Muss ich mal 
schauen wie das im Detail aussieht... leider dauert das Synthethisieren 
relativ lang (1:30h). Cool wäre überhaupt, wenn man auch die Connections 
zur CPU (in mein Fall nios) sehen könnte und dann gleich in der SW einen 
ähnlichen Überblick hat... (Aber UML hab ich wenig Erfahung und fands zu 
Beginn komisch...)

[nuess0r (Gast)]

Die gefragte graphische Doku kann ich auch nicht liefern. Wie schon 
erwähnt, Xilinx ISE hat eine schöne RTL View, Synplify kann auch schöne 
RTL oder Struktur Schemas malen, Lattice Diamond zeichnet grobe 
Blockdiagramme die aber wenig für Papier/HTML Dokus taugen (Im Tool 
selber sind sie ordentlich).

Dipl.-Ing. (FH) schrieb:
> Ich kenne kein einziges und Doygen hat mir noch nie etwas Brauchbares
> geliefert.

War bei mir genau so bis vor ein paar Wochen als ich das Tool VHDocL 
entdeckt habe:

http://www.volkerschatz.com/hardware/vhdocl.html

"VHDocL serves to document a hardware design at the structural level. 
Signals, formulas, function bodies and other functional components of 
the source code are ignored. Entities and architectures, function 
declarations, constants, processes, instantiations, generate statements 
and other constructs relating to the structure of the design are parsed 
and documented in HTML pages."

Ist in Perl geschrieben und OpenSource.

Habe die Sommerflaute etwas genutzt um es bei uns etwas auszuprobieren 
(bei Arbeit gibts nur Windows, tut aber problemlos). Tut ganz ordentlich 
und ist sicher interessant, wenn man mehrere Entwickler ist und z. B. 
wiederverwendbare Module baut, wo man gerne die Interfaces und 
Typdefinitionen dokumentieren möchte.