#if constant = a #error ".." #endif

[altera_user (Gast)]

hallo zusammen,

hätte gern eine Frage: in VHDL gibts so was wie in C für synthesezeit:

#if constant == 10
#error "error!"
#endif


vielen dank:)

Tomy

[Stachele (Gast)]

Stichwort: Assertions

[Tomy (Gast)]

Stachele schrieb:
> Stichwort: Assertions

vielen Dank für deine Antwort!

"Assert" Anweisung ist nur in Simulation zu verwenden, oder?

Gibts sowas wie "Assert" jedoch für Synthese(Compilieren)-Zeit?

lg Tomy

[Stachele (Gast)]

Es gibt Assertions, die zu Beginn der Synthese anschlagen können, z.B.

entity xy is
generic( gModus : positive := 1);
end entity;

architecture rtl of xy is
begin

b_CheckModus: block
begin
    assert (gModus <= 4) report "Modus error" severity failure;
end block;

end rtl;

Diese Art von Assertions ist immer dann hilfreich, wenn man über 
Generics einstellbare Konfigurationen eines Modules absichern will. Das 
Synthese-Tool bricht im obigen Beispiel ab.


Wenn Du jedoch synthetisierbare Assertions haben willst, die zur 
Laufzeit bspw. Aktivitäten überwachen sollen, dann kommst Du nicht daran 
vorbei, VHDL-Signale hierfür zu verwenden, die du dann in einem 
Embedded-Logic-Analyzer als Trigger verwenden kannst.

z.B.:

process(...)
begin
   if IrgendEtwas = '1' then
       report "Da ist was passiert" severity note;   -- Simulation
       debug_irgendetwas <= '1';                      -- Synthese   
   end if;
end process;

[P. K. (pek)]

Da Du das zur Synthesezeit machen willst, nehme ich nicht an, dass Du 
(Error)-Messages ausgeben willst (?!) sondern vielmehr Code-Sequenzen 
reinsynthetisieren oder eben nicht.

Da wäre dann das Stichwort "generate-Statement". Funktioniert aber nur 
ausserhalb von Prozessen (sprich für concurrent Statements oder 
Instantierungen).

Falls es eine Lösung für innerhalb von Prozessen gäbe, wäre ich daran 
auch sehr interessiert...

[SuperWilly (Gast)]

>Falls es eine Lösung für innerhalb von Prozessen gäbe, wäre ich daran
>auch sehr interessiert...

Ja gibt es als Extra-Wurst: "DiaLite Platform" von Temento

This IP allows designers to embed their system assertion conditions along with their system specifications before synthesis and then check them at speed. 

The Assertion Checker is built on the PSL and SVA standard, which makes all your format verification tests and system properties reusable.

VG, SuperWilly

[altera_user (Gast)]

super! vielen Dank an alle!

lg Tomy