Hallo zusammen, ich habe heute mein erstes eigenes Schematic und Layout mit Eagle erstellt. Könnte sich das vielleicht mal jemand anschauen auf evtl. Fehler oder sonstige Verbesserungsvorschläge prüfen? Möchte das ganze bei Seedstudio fertigen lassen... Und habe daher deren DRC genutzt. Bekomme jetzt sehr viele Fehler bzgl. dem Silk Screen. Muss ich dazu die Bauteile in der Bibliothek dazu anpassen oder kann man das auch direkt im Layout verbessern? Bzw. was muss ich hier genau tun? Stimmt das im Layout mit den beiden angelegt GNG Polygonen so? Sollte man die verbliebenen Airwires von GND noch verbinden oder kann man das so lassen? Passt das so mit dem Isolationsabstand der Massefläche? Und wozu dient eigentlich die Breitenangabe (Width) bei der Polygonerstellung?? Fragen über Fragen... Danke schonmal im voraus Gruss
Mit welcher Eagle Version wurde das erstellt? Je ein Bild von den Plänen wäre auch nicht schlecht.
hallo, wurde mit Eagle 6.2 erstellt. Anbei noch wie gewünscht das Schematic und das Board als .png. Gruß
Meier schrieb: > Möchte das ganze bei Seedstudio fertigen lassen... Und habe daher deren > DRC genutzt. Bekomme jetzt sehr viele Fehler bzgl. dem Silk Screen. Das liegt daran, dass dein Atmega eine etwas ungewöhnliche Outline hat. Der gesamte IC ist in tPlace gezeichnet, und zwar so, dass die Linien über die ganzen Pins gehen. Ich würde sagen, dass dies inzwischen unproblematisch ist, aber im Seeed cam file werden standardmäßig tPlace und tNames für den Silkscreen exportiert. > Muss ich dazu die Bauteile in der Bibliothek dazu anpassen oder kann man > das auch direkt im Layout verbessern? Bzw. was muss ich hier genau tun? Als einfachstes kannst du im DRC die Form der Pads von "as in Library" zu einer der anderen Formen anpassen, dann liegt die IC Outline nicht mehr über den Pads. Danach bleiben noch ein paar Fehler bei den Kondensatoren übrig, die solltest du damit beheben können, dass du per "smash" die Namen und Werte so verschiebst, dass sie nicht mehr über den Pads liegen. Du könntest natürlich auch einfach alle tPlace weglassen, aber das wäre etwas radikal. Oder du passt die Bibliothek an und verschiebst die Outline auf die Ebene tRef oder verkleinerst sie so, dass die nicht mehr über den Pads liegt. > Stimmt das im Layout mit den beiden angelegt GNG Polygonen so? > Sollte man die verbliebenen Airwires von GND noch verbinden oder kann > man das so lassen? Bei mir ist N23 noch unterbrochen (kurz über den FT232) und der FT232 hat zur Zeit keinerlei Verbindung nach GND. Grundsätzlich solltest du alle Airwires verbinden, ausser du weißt sehr genau was du tust. > Passt das so mit dem Isolationsabstand der Massefläche? > Und wozu dient eigentlich die Breitenangabe (Width) bei der > Polygonerstellung?? Wenn der DRC nicht meckert sollte es theoretisch gehen. 16 mil ist auch ganz ok. Die Breite gibt an mit wie breiten Linien das Polygon gefüllt wird, dass ist relevant für Ecken und für "Zungen" die zwischen anderen Signalen verlaufen. Wenn du die Breite 1 für das Top Polygon angibst, hast du zum Beispiel eine Bahn zwischen N23 und N27. Die Breite sollte nicht kleiner sein als die minimale Leiterbahnbreite. 10 mil ist ganz ok.
Na endlich sieht man hier mal ein recht gutes aufgerämtes Schaltbild. Die Versorgungsspannnung des µC als AREF zu benutzen ist keine so gute Idee. 1. wird hier imo nix gemessen, 2. wählt man die Ref dann per Software aus. Also für diesen Standartfall den Anschluss AREF einfach offen lassen, oder lt. Atmel einfach über 100nF an GND. Das layout sieht recht gut aus, auch wenn ich nicht verstehe, warum der Quarz nebst Kondensatoren so weit vom µC entfernt ist. Leider wird die GND Verbindung dem Zufall (ratsnest) überlassen und trotzdem bleiben noch verbindungen offen. IMHO ist die Position des Trimpotis für den LCD Kontrast unter dem Display nich so optimal gewählt. Mit der Kommando Eingabe "Set used_layers all" jeweils im .sch und .brd solltest du dann die mit DISPLAY sichtbar gemachten unnötigen layer löschen. (Nach layer 52)(verseuchte libraries) Der DRC checkt nur die ausgewählten layer, d.h. deine Display Auswahl für den DRC sollte bei layer 29 enden.
Hi, danke für euere Rückmeldungen!! @Jörn Kannst du mir sagen wo das steht bzgl. der Beschaltung des Aref pins? In der Schaltung wird nix gemessen. Hatte nur nix gefunden wie der Aref richtig zu beschalten ist. Gruß
Sieh mal ins Datenblatt "Analog to Digital Converter" im Text unter dem Blockschaltbild.
Hallo, anbei die meine neue korrigierte Version. Vielleicht kann der ein oder andere noch drüber schauen bevor ich es zur Fertigung wegschicke! Weiss noch jemand zufällig wie ich zwei Gerber files zusammenkopieren kann? Ich möchte noch eine weitere Platine fertigen lassen die nur 2x10 cm hat und diese mit der obigen Platine hier zusammen kopieren. Danke und Gruss
Wieder nur die Eagle-Dateien ohne Bilder? Schade... Aber zu deiner Frage: Schick das doch einfach so zum Hersteller, die meisten dürftendas ja auch mit den Eagle Dateien hin bekommen.
Unnötige layer weg, OK AREF corrigiert, OK Quarz näher am µC, Ok Trimmpoti bedienbar, OK Du kannst ja die Befestigungen des Displays auch für die Befestigung der Platine nehmen, ... aber überdenke es noch mal. Die gnd Verbindungen dem ratsnest zu überlassen ist ein Unding. Blende mal den Top layer aus und mache ratsnest. Du siehst unter der Status-Led im bottom layer eine große freie Fläche. Jetzt schieb mal den R8 ganz nah an den board connector ran und verlege die Leitung von Pin1 des connectors einfach schräg direkt zu R2 und mach ratsnest. Die neue Berechnung ergibt eine wesentlich kleinere freie Fläche. Das Beispiel zeigt, wie eine kleinere Veränderung der Leiterbahnführung die Berechnung der Füllfläche (meistens ja gnd) verändern kann. Eine solche gnd Verbindung ist also dem Zufall überlassen und u.U. nicht stromtragfähig. Die Pads deines Displays sind sehr groß (Restring im DRC geändert?)Jetzt lässt sich keine mil 16 Leiterbahn mehr nehr durch führen (macht hier aber nix).
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