Hallo, ich habe hier ein FPGA Layout zu erstellen. Trotz intensiver Suche bleiben für mich einige Fragen offen. Wäre schön, wenn ich hier die Antworten dafür bekommen könnte :-) Schaltung: CycloneIII, DDR2 RAM mit 167MHz, zwei Hände voll parallele ADC's und DAC's mit max. 50MHz Takt Aufbau: 8-lagiges Board mit folgendem geplanten Aufbau 1: Signal1 2: GND1 3: VCC 4: GND2 5: Signal2 6: Signal3 7: GND3 8: Signal4 Fragen: Erscheint Euch dieser Aufbau sinnvoll? Alternativen? Kann man sämtliche Signale auf allen Signalebenen routen oder sollten die schnellen Takte usw. eher innen liegen? Können die Impedanzen der Signale von Layer 5 und 6 als Microstrip mit jeweils einer Bezugsmassenfläche (die nähere) gerechnet werden? Die Signale der Layer 5 und 6 müssen sicher orthogonal zueinander sein? Sind die 50MHZ Signale empfindlich auf Differenzen der Leitungslängen innerhalb der Busse? Danke Karsten
Karsten W. schrieb: > Erscheint Euch dieser Aufbau sinnvoll? Alternativen? ist ok, ich würde es aber so anordnen: 1: Signal1 2: GND1 3: Signal2 4: VCC 5: GND2 6: Signal3 7: GND3 8: Signal4 Das hat den Vorteil, das du für 4+5 dünnes Core-Material nehmen kannst (50-100µm), bringt Vorteile für die Powerintegrität (kleine Impedanz/ Induktivität und ein bissel Kapazität). Gruss Uwe
Karsten W. schrieb: > Können die Impedanzen der Signale von Layer 5 und 6 als Microstrip mit > jeweils einer Bezugsmassenfläche (die nähere) gerechnet werden? Nein, das nennt sich asymmetric strip line, dafür gibt es Rechenmodelle (Microstrip ist eh ganz daneben, das gilt für Signal 1 und 4). Orthogonal müssen sie nicht sein, denn ob du auf S2 parallele Leitungen hast oder auf 2 und 3 macht keinen grossen Unterschied, du musst nur den Abstand beachten, im 2. Fall also die Dicke des Prepregs. Wichtig bei dieser Anordnung ist aber, bei einem Lagenwechsel GND-Vias um das Signal-Via vorzusehen, weil auch der Rückstrom teilweise die Lage wechseln muss. Es ist zu empfehlen, bei HS-Signale die Lage möglichst überhaupt nicht zu wechseln, indem man sie mit hoher Priorität routet (und zwar manuell!). Gruss Reinhard
Karsten W. schrieb: > Aufbau: 8-lagiges Board mit folgendem geplanten Aufbau > > 1: Signal1 > 2: GND1 > 3: VCC > 4: GND2 > 5: Signal2 > 6: Signal3 > 7: GND3 > 8: Signal4 > > Fragen: > > Erscheint Euch dieser Aufbau sinnvoll? Alternativen? Ja, ist sinnvoll. Wenn keine zweite VCC Plane benötigt wird, beinah alternativlos. Karsten W. schrieb: > Kann man sämtliche Signale auf allen Signalebenen routen oder sollten > die schnellen Takte usw. eher innen liegen? Das hängt natürlich von den konkreten Gegebenheiten ab. Grundsätzlich hat man aber bei Leiterzügen auf den Innenlagen die bessere Kontrolle über die Impedanzen. Karsten W. schrieb: > Die Signale der Layer 5 und 6 müssen sicher orthogonal zueinander sein? Sehr empfehlenswert, sonst gibt es ein erhöhtes Übersprechen zwischen den Signalen. Karsten W. schrieb: > Sind die 50MHZ Signale empfindlich auf Differenzen der Leitungslängen > innerhalb der Busse? Schwer zu sagen bei 50MHz. Da fängt das die Notwendigkeit des Matching vermutlich an. Da aber auch ein DDR2 Ram verwendet wird scheint die Technik ja im Griff zu sein. Gruß
Karsten W. schrieb: > Erscheint Euch dieser Aufbau sinnvoll? Nein, die Leiterplatte wird krumm werden, weil die Verteilung der Flächen nicht symmetrisch ist. Macht man nur im äussersten Notfall. Gruss Reinhard
Danke für eure Antworten! Wie kann ich die Geometrie der differentiellen Signale in den Innenlagen 5 und 6 impedanzmäßig berechnen, ist ja dann ein asymmetrischer Aufbau? Die Berechnung der single ended Signale ist soweit klar, die Frage ist, wie groß muss der Abstand zwischen zwei 50 Ohm Signalen sein? Gruß Karsten
Karsten W. schrieb: > Wie kann ich die Geometrie der differentiellen Signale in den Innenlagen > 5 und 6 impedanzmäßig berechnen, ist ja dann ein asymmetrischer Aufbau? Wenn du deinen Lagenaufbau so wie in meinem Vorschlag gestaltest, dann hast du keine Unsymmetrien. Gibt es einen besonderen Grund, das VCC-GND Lagenpaar nicht in die Mitte des Aufbaus zu legen, z.B. Blindvias für Vcc? Oder meinst du, das diff.Paar auf jeweils getrennten Lagen zu routen (Broadside Coupled Stripline)? Geht zwar, würde ich ohne speziellen Grund aber vermeiden.
Uwe N. schrieb: > Wenn du deinen Lagenaufbau so wie in meinem Vorschlag gestaltest, dann > hast du keine Unsymmetrien. Das stimmt! Ich hatte gelesen, dass der von von mir zuerst ausgewählte Aufbau insgesamt die meisten Vorteile hat. Ich kann das im Moment noch ohne Probleme ändern. Dann wäre ja auch das von Reinhard angesprochene Problem mit der Unsymmetrie behoben. Ist bei diesem Aufbau das dünne Core Material zwischen 4+5 Pflicht? Standard wäre hier 200µ FR4, sollte ich das wegen der geringeren Kapazitäten der Power Planes lieber nicht nehmen? Karsten
Karsten W. schrieb: > Ist bei diesem Aufbau das dünne > Core Material zwischen 4+5 Pflicht? Aus EMV-Sicht ein klares: JA ;) Nein, nat. nicht, bringt aber eben gewisse Vorteile, siehe oben. > Standard wäre hier 200µ FR4, sollte > ich das wegen der geringeren Kapazitäten der Power Planes lieber nicht > nehmen? Kann man schon nehmen, ist sicherlich etwas preiswerter. Wobei die sich ergebende Kapazität nicht wirklich hoch ist, die anderen Voreteile (geringe Impedanz/ Induktivität) überwiegen. Es sei denn, dein Board ist recht gross...
Eine höhere Impedanz zwischen den GND Lagen ist, zumindest theoretisch EMV-technisch von Vorteil. Wenn du die benötigen Impedanzen kennst kannst Du dir den Lagenaufbau auch vom LP-Fertiger berechnen lassen. Das spart die Anschaffung des, für seltene Anwendung ziemlich teuren, Polar Impedanzberechnungsprogramms. Ich mache das immer so. Die LP-Fertiger, welche Impedanzgerechte LP fertigen können haben das das Programm üblicherweise. Somit kann man diesen Service problemlos nutzen. Solange zumindest meistens nach der Berechnung auch der Auftrag an den gleichen Fertiger geht bieten die Hersteller diesen Service meiner Erfahrung nach gern an.
Blind und burried vias sollte man vergessen. Die kosten beim Hersteller aufpreis, und sind schwieriger zu debuggen. Guenstige Hersteller bieten sie gar nicht erst an.
Na Sowas schrieb: > Blind und burried vias sollte man vergessen. Die lassen sich nicht immer vermeiden. Na Sowas schrieb: > Die kosten beim Hersteller aufpreis, ... Ist doch verständlich, sowas erhöht den Fertigungsaufwand erheblich. Na Sowas schrieb: > Guenstige Hersteller bieten sie gar nicht erst an. Die meisten schon, nur in der Poolfertigung geht sowas nicht mehr.
Karsten W. schrieb: > Schaltung: CycloneIII, DDR2 RAM Hallo, für eine detailliertere Betrachtung wäre es nützlich zu wissen um welchen CycloneIII es sich ganau handelt. Zur Not wenigstens eine Angabe zum Package. Gruß
Karsten W. schrieb: > Wie kann ich die Geometrie der differentiellen Signale in den Innenlagen > 5 und 6 impedanzmäßig berechnen, ist ja dann ein asymmetrischer Aufbau? Kuckst du da: http://www.eeweb.com/toolbox/asymmetric-stripline-impedance/ Gruss Reinhard
Na Sowas schrieb: > Blind und burried vias sollte man vergessen. Die kosten beim Hersteller > aufpreis, und sind schwieriger zu debuggen. Guenstige Hersteller bieten > sie gar nicht erst an. Diese Aussage ist dermaßen Allgemein das ein Inhalt kaum zu erkennen ist. Da es sich beim beschriebenen Chip vermutlich um BGA480 oder mehr handeln dürfte wird es mit dem Verzicht auf blind und burried Vias doch sehr anstrengend werden. Gruß
Michael K. schrieb: > für eine detailliertere Betrachtung wäre es nützlich zu wissen um > welchen CycloneIII es sich ganau handelt. EP3CXXF780 Reinhard Kern schrieb: > Kuckst du da: > > http://www.eeweb.com/toolbox/asymmetric-stripline-impedance/ Damit habe ich schon gerechnet. Allerdings für parallele differentielle Signale mit asymmetrischen GND Flächen habe ich dort nix gefunden. Wenn ich den Aufbau ändere, wie von Uwe vorgeschlagen, ist das dann kein Problem mehr. Es bleibt jedoch die Frage der Abstände für die verschiedenen Signale untereinander. Kann mir dazu jemand was sagen? Habt ihr noch Tips zu empfehlenswerten Lesestoff, der sich mit dem Thema HS Layout befasst? Gruß Karsten
>> Habt ihr noch Tips zu empfehlenswerten Lesestoff, der sich mit dem Thema >> HS Layout befasst? Es gibt interessanten Lesestoff/ Seminare zum Thema High Speed/ EMV. Empfehlenswert aus meiner Sicht sind die Seminare von Thüringer/ Hillebrand (High Speed Design): http://www.fed.de/Seminare-und-Kurse/Technik-Seminare/High-Speed-Seminar/4126/#art161 und von den beiden "EMV-Dirksen": http://www.emv.biz/downloads/fachartikel/ Hier kannst du erstmal etwas schmökern, musst dich aber registrieren (kostet nix). Auch interessant: http://www.elektronikpraxis.vogel.de/fileserver/vogelonline/issues/114.pdf
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Karsten W. schrieb: > EP3CXXF780 Also geht es wohl um ein BGA mit 780 Balls im 1mm Grid. Siehe Bild. Wenn ich dann lese: 1. 8 Lagen Platine mit nur einer VCC Lage 2. Layout Software ohne Möglichkeit der Impedanzberechnung, womöglich noch mit händisch erstellten Diff Pairs 3. Aus den Aussagen hier entnehme ich mal das keine grossen Erfahrungswerte für Projekte dieser Komplexität vorliegen evtl. Forderung nach Verzicht auf blind und burried Vias gehört damit wohl endgültig in das Reich der Elfen Ich behaupte mal das es sich hier um eine sehr sehr sportliche Aufgabe handelt...
Michael K. schrieb: > 1. 8 Lagen Platine mit nur einer VCC Lage An der einen VCC Lage habe ich auch schon gezweifelt, dachte allerdings, dass es funktionieren könnte. Wieviele Layer würdest du nehmen? Michael K. schrieb: > 3. Aus den Aussagen hier entnehme ich mal das keine grossen > Erfahrungswerte für Projekte dieser Komplexität vorliegen Da kann ich dich beruhigen, einzig die FPGA High Speed Sache ist neu. Michael K. schrieb: > Ich behaupte mal das es sich hier um eine sehr sehr sportliche Aufgabe > handelt... Sportlich hin oder her, soll man es dann deiner Meinung nach sein lassen? Das Layout eines PC-Motherboards sollte man so sicher nicht beginnen aber hier ist die Sache dann schon etwas überschaubarer...
Karsten W. schrieb: >> 1. 8 Lagen Platine mit nur einer VCC Lage > > An der einen VCC Lage habe ich auch schon gezweifelt, dachte allerdings, > dass es funktionieren könnte. Wieviele Layer würdest du nehmen? Mir fehlt es jetzt an der Zeit und Muße mir das DB genau anzuschauen, aber ich gehe mal davon aus das es FPGA typisch mindestens Vcc I/O und Vcc Core gibt. Und diese sind in der Regel auch munter übers Chip verteilt. Dazu kommen noch diverse Vcc mit Sonderfunktion. Daher 2 Lagen mit Vcc. Desweitern zweifle ich mal an ob sich der Rest auf Vier Signallagen, wovon mindestens Eine mit Pins blockiert wird, routen lässt. Wenn da noch HS dazu kommt ist das fast utopisch. Was die Layer angeht sage ich gefühlt 12. Das wäre nur anders wenn Du uns mit der Aussage überraschst das von den 780 Pins eigentlich nur 300 gebraucht werden. Karsten W. schrieb: >> 3. Aus den Aussagen hier entnehme ich mal das keine grossen >> Erfahrungswerte für Projekte dieser Komplexität vorliegen > > Da kann ich dich beruhigen, einzig die FPGA High Speed Sache ist neu. Mit Komplexität meinte ich, zumindset vorerst, die hohe Pindichte am Chip. Das mit dem HS gibt es ja noch oben drauf. Es wirft sich für mich direkt die Frage nach der verwendeten Layout/Schaltplan/Simu Software auf?! Ich hoffe einfach mal diese fängt nicht mit einem E an oder schwimmt in deren Leistungsklasse. Karsten W. schrieb: > Sportlich hin oder her, soll man es dann deiner Meinung nach sein > lassen? Das hängt wirklich von der vorhandenen Erfahrung, sowie den vorhandenen Werkzeugen ab. Ökonomisch könnte ein entsprechender Dienstleister durchaus sinnvoll sein. Gruß
Karsten W. schrieb: > An der einen VCC Lage habe ich auch schon gezweifelt, dachte allerdings, > dass es funktionieren könnte. Wieviele Layer würdest du nehmen? Das muss man nicht unveränderlich festlegen, bei ML-Aufbauten kann man symmetrisch 2 Signallagen oder , bei HS, 2 GND-SIG-Paare einfügen, wenn man keine sinnvollen Routen mehr findet. Erfahrung und Können des Layouters zeigen sich darin, wann das der Fall ist - man kann durchaus Lagen als Ersatz für Können nehmen, ist jedenfalls besser als garkeine Lösung. Gruss Reinhard
Reinhard Kern schrieb: > Karsten W. schrieb: >> An der einen VCC Lage habe ich auch schon gezweifelt, dachte allerdings, >> dass es funktionieren könnte. Wieviele Layer würdest du nehmen? > > Das muss man nicht unveränderlich festlegen, bei ML-Aufbauten kann man > symmetrisch 2 Signallagen oder , bei HS, 2 GND-SIG-Paare einfügen, wenn > man keine sinnvollen Routen mehr findet. Erfahrung und Können des > Layouters zeigen sich darin, wann das der Fall ist - man kann durchaus > Lagen als Ersatz für Können nehmen, ist jedenfalls besser als garkeine > Lösung. Na dann frage ich es mal direkt: 1. Auf wieviele Lagen könnte denn ein erfahrener Könner kommen? 2. Genügt bei dem angesprochenen Chip evtl. eine einzelne VCC Lage? 3. Geht es auch ohne Blind u. Buried Vias? Gruß Michael
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Michael K. schrieb: > Genügt bei dem angesprochenen Chip evtl. eine einzelne VCC Lage? Es geht nicht nur um den Chip, sondern wieviele Spannungen gibt es insgesamt. Bei 2 sollte man mit einer Lage auskommen, die Belegungen sind auch nicht so wild wie behauptet, ich hatte bisher viele FPGAs, bei denen die Corespannung 1,2V innen angeschlossen war, so dass man diese mit einer Fläche innerhalb der 3,3V-Fläche versorgen kann. Man kann auch tricksen, z.B. die 1,2V-Fläche in einer Signallage unterbringen, in der v.a. Pads weiter aussen angeschlossen sind. Siehe beigefügtes Bild. Michael K. schrieb: > 1. Auf wieviele Lagen könnte denn ein erfahrener Könner kommen? Das kommt sehr drauf an, wieviele Pins tatsächlich belegt sind und auch wie diese angeordnet sind. Das weiss keiner von uns und die "Routability" stellt sich oft erst beim Arbeiten raus, besonders wenn sie ungünstig ist. Sollte dein IC wirklich voll sein, so kannst du das mit einem Standard-Routing überschlagen: auf der Bestückungsseite kannst du die äusserste und die nächste Reihe Pads erreichen. Für jede weitere Reihe weiter innen bis zur Mitte brauchst du (bei Standard-Vias)* eine weitere Signallage, das wären bei einem BGA768 also 10 oder 11!!! 8 Lagen dürften also illusorisch sein oder du hast das falsche FPGA. Michael K. schrieb: > 3. Geht es auch ohne Blind u. Buried Vias? Ohne Blind Vias geht es ziemlich sicher nicht, aber das ist längst Standard-Technik und die Mehrkosten sind überschaubar. Mit Blind Vias kann man die Zahl der Signallagen verringern. Buried Vias werden dagegen echt teuer, die sollte man nur einsetzen wenn es anders nicht geht. * bei Blind Vias halb soviel - aber nur soweit die Blind Vias nach innen reichen! Gruss Reinhard
Reinhard Kern schrieb: > Sollte dein IC wirklich voll sein, so kannst du das mit einem > Standard-Routing überschlagen: auf der Bestückungsseite kannst du die > äusserste und die nächste Reihe Pads erreichen. Für jede weitere Reihe > weiter innen bis zur Mitte brauchst du (bei Standard-Vias)* eine weitere > Signallage, das wären bei einem BGA768 also 10 oder 11!!! Wenn ich dieser Betrachtung folge komme ich aber auf 12 zusätzliche Lagen plus Oberseite, plus VCC und vermutlich 5-6 Gnd Lagen. In der Summe ca. 20 Lagen, da spielt dann eine 2. Vcc Lage auch keine Rolle mehr. So geht es dann wohl nicht. Reinhard Kern schrieb: > * bei Blind Vias halb soviel - aber nur soweit die Blind Vias nach innen > reichen! Spielt das jetzt auf den AR an? Gilt das mit der Hälfte auch noch bei einem IC mit 28*28 Pads? Das läuft doch deutlich auf buried Vias hinaus. Ich bleibe mal bei meinem Tipp mit den 12 Lagen und erweitere diesen noch um die zwangsweisse Verwendung von blind und buried Vias. Und das mit den 12 Lagen gilt auch nur so lange wie sichergestellt ist das um das FPGA ausreichend Platz für ein Length Matching ist. Bei solchen Anforderungen schrumpft im erheblichen Maße auch die Zahl möglicher PCB Hersteller. Hier gilt es unbedingt im Vorab die Kosten und technischen Möglichkeiten zu klären. Gruß Michael
Michael K. schrieb: > Spielt das jetzt auf den AR an? Gilt das mit der Hälfte auch noch bei > einem IC mit 28*28 Pads? Spielen wirs mal durch, mit der Bezeichnung R1 für die äussere Reihe Pads, R2 die nächste usw, also bei 28 x 28 bis R14. Top Lage : R1 und R2 Top - 1, Blind Vias T > T-1 : R3 und R4 Top - 2, Blind Vias T > T-2 : R5 und R6 Top - 3, Blind Vias T > T-3 : R7 und R8 Mehr geht schon nicht mehr, da Blind Vias nicht tiefer reichen als etwa 0,4 mm. Auf eine Lage mehr oder weniger kommt es auch nicht wirklich an, zudem hat dieser Aufbau den Nachteil, dass keine GND-Lagen dazwischen möglich sind und damit keine Leitungen definierter Impedanz. Top - 4, Full Vias : R9 und R10 Das hat zur Folge, dass von da an für jede Reihe eine Lage benötigt wird: Top - 5 (oder mehr, wg. GND) : R11 Top - 6 : R12 Top - 7 : R13 R14 sind nur 4 Pads, die sollte man irgendwo durchtricksen können, es sind ja zwingend nicht alle anderen Pads mit Signalen belegt. Mit Buried Vias kann man nur von R11 an sparen, fraglich ob sich das lohnt. 12 Lagen meinetwegen, wenn nicht alles HiSpeed ist. Aber sicher ist: wer sowas als erstes Layout angeht, ohne ausgiebige Erfahrung mit solchen BGAs, muss verrückt sein. Aber wenn genug Zeit zur Verfügung steht, kann man ja nachher immer noch einen Profi beauftragen - dann besteht wohl auch mehr Verständnis für die finanziellen Vorstellungen. Mit ein paar Flaschen Bier wie hier üblich ist es nicht getan. Es gibt weitere Möglichkeiten wie "Stacked Vias", die man aufeinander setzen kann, aber da ist der Entwurf exotisch und teuer, die Fertigung auch, und noch dazu haben verschiedene Hersteller auch unterschiedliche Vorschriften dazu - bei manchen sitzen die Teilvias direkt übereinander, bei anderen müssen sie um einen Mindestabstand seitlich versetzt sein - ein Layout gilt also nur für einen bestimmten Hersteller! Es ist übrigens auch vorausgesetzt, dass ein Blind Via von Top nach Top-2 die Lage Top-3 nicht berührt - das muss mit dem Hersteller geklärt werden. Insgesamt durchaus sportlich. Gruss Reinhard
>Insgesamt durchaus sportlich.
Sicherlich. Jetzt hätte ich aber doch auch mal eine Frage, bitte nicht
falsch verstehen.
Vor ein paar Tagen habe ich mir ein neues Mainboard gegönnt, Intel Z77
Chipsatz, DDR3 RAM, Sockel 1155.
Unten in der Ecke ist die Anzahl Lagen angegeben.
Es sind - 4!
Wie ist das möglich? Die Bussysteme auf dem Board dürften auch
beachtlich schnell sein, PCI Express 3.0 und DDR3 sind vorhanden.
Wieso sind dann bei diesem Projekt hier so extrem viele Lagen
empfehlenswert?
SpamTroll schrieb: > Vor ein paar Tagen habe ich mir ein neues Mainboard gegönnt, Intel Z77 > Chipsatz, DDR3 RAM, Sockel 1155. > Unten in der Ecke ist die Anzahl Lagen angegeben. > Es sind - 4! Es handelt sich einfach um ein Wunder. Für ein PC-Motherboard sind Flächen für GND und Versorgung ein absolutes Muss, also hat da jemand 1155 Anschlüsse im Raster 0,9mm auf 2 Signallagen untergebracht. Hochachtung, das traue ich mir nicht zu. Frag mal was die Entwicklung gekostet hat und vor allem wer sie gemacht hat. Abgesehen davon, ein FPGA steht ja nicht allein da. Wenn du wirklich 768 Pins brauchst, dann müssen da herum ja noch mindestens 8 100 polige ICs sein, damit die Anschlüsse überhaupt irgendwo hin gehen, und die müssen auch wiederum irgendeinen Sinn erfüllen - also handelt es sich um ein Board mit mehreren tausend Pins in Feinstleitertechnik. Aufwand also (weit) jenseits der 10 kEuro. Oder ist alles nur Jux und Trollerei? In einem parallel laufenden Thread (Reparatur einer Platine) bietet jemand Layout und Fertigung für 50 Euro an, was ein anderer als Wucher bezeichnet (der will 5 Euro). Da bist du sicher besser aufgehoben, schick den beiden eine Anfrage. Gruss Reinhard PS ich mein "Defekte Platine duplizieren"
Bei PC Mainboards sind häufig nur 4 Lagen zu finden. Allerdings ist dort der Aufwand, das zu designen auch extrem hoch. Jedoch spielen bei diesen Massenartikeln die Entwicklungskosten gegenüber den Serien Herstellkosten nur eine untergeordnete Rolle. Außerdem kann man davon ausgehen, daß diese Boards mit entsprechenden Tools entwickelt werden die auch eine Simulation des Layouts ermöglichen.
Reinhard Kern schrieb: > Oder ist alles nur Jux und Trollerei? Auch wenn der Name anderes verspricht, war meine Frage durchaus ernst gemeint. Trotzdem danke für die Antwort...
SpamTroll schrieb: > Trotzdem danke für die Antwort... Ich würde gern was genaueres dazu sagen, aber für den Prozessorsockel LGA1155 fehlen mir die Unterlagen. Ich weiss daher nicht, ob man mit mehr als 1 Leitung zwischen 2 Vias durchkommt und auch nicht, ob Intel das Pinout so gewählt hat, dass innen nur selten benutzte Anschlüsse liegen. Pin-Belegung und Design-Empfehlungen scheinen nicht öffentlich verfügbar zu sein (früher gabs Referenz-Layouts als Gerberfiles). Gruss Reinhard
Karsten W. schrieb: > aber hier ist die Sache dann schon etwas überschaubarer... Das war soweit ich sehen kann die letzte (und ziemlich unrealistische) Meldung des TO. Da lohnt es sich wohl nicht weiterzudiskutieren, weder wird ein Auftrag vergeben noch führen die Anstrengungen des TO zu einem brauchbaren Ergebnis. Wahrscheinlich wird er das Ganze in Eagle eingeben und den Autorouter laufen lassen... Gruss Reinhard
Reinhard Kern schrieb: > Karsten W. schrieb: >> aber hier ist die Sache dann schon etwas überschaubarer... > > Das war soweit ich sehen kann die letzte (und ziemlich unrealistische) > Meldung des TO. Wenn Du ein PC Motherboard hier ernsthaft mit einem FPGA Design gleichsetzt, dass in weiten Teilen unterhalb 50MHz läuft, dann wird es so sein... Reinhard Kern schrieb: > Da lohnt es sich wohl nicht weiterzudiskutieren, weder > wird ein Auftrag vergeben noch führen die Anstrengungen des TO zu einem > brauchbaren Ergebnis. Das stimmt nicht! Inzwischen sind doch sehr brauchbare Beiträge geschrieben wurden. Mir hat es geholfen, einen besseren Überblick zur Problematik zu bekommen. Ist das nicht das Ziel eines Forums? Was meinst Du mit Auftrag vergeben? Kann man hier über das Forum Aufträge vergeben? (durchaus ernst gemeinte Fragen!) Reinhard Kern schrieb: > Wahrscheinlich wird er das Ganze in Eagle eingeben > und den Autorouter laufen lassen... Warum musst Du eigentlich laufend solchen ***** von Dir geben? Meinst Du wirklich, alle anderen sind dä*lich? Ich kann Dich auch da beruhigen, es ist nicht so! @all Danke für die Beiträge! Wenn jemand so ein Layout als Dienstleistung machen möchte, bitte kurze Info an mich. Die Vergabe dieser Arbeit ist durchaus auch eine der möglichen Optionen. Gruß Karsten
Karsten W. schrieb: > Meinst Du > wirklich, alle anderen sind dä*lich? Entschuldigung, war nicht persönlich gemeint, aber die Erfahrungen mit dem Forum sind was seriöse Geschäfte angeht eher unterirdisch - wie schon erwähnt läuft parallel eine Auseinandersetzung ob 50 Euro für ein Layout nicht Wucher ist und 5 Euro eher angemessen, das ist einfach eine völlig andere Welt. Ich bin allerdings auch nicht überzeugt, dass du den Umfang der Aufgabe erfasst hast, zu einem FPGA mit so vielen Pins gehört ja auch ein entsprechendes elektronisches Umfeld, sonst hast du das ganz falsche FPGA gewählt. Zähl doch einfach mal die Pins zusammen von allem, was auf dein Board drauf soll und rechne ein paar Euro Pro Pin. Ich will hier garkeine Diskussion lostreten ob 1 oder 5 oder 10 Euro für einen komplexen ML angemessen wären, so oder so kommst du wahrscheinlich in Bereiche, wo nur erfahrene Dienstleister die Aufgabe überhaupt lösen können. Die Lagenzahl ist da zunächst mal weniger interessant, natürlich benutzt kein Profi mehr Lagen als notwendig (selbst wenn der Kunde mehr vorgegeben hat). Ich habe durchaus Erfahrungen mit solchen Layouts, aber mit Kunden die selbst Profis sind, z.B. grosse Konzerne oder Hitech-Firmen. Die wissen genau worum es geht und fallen nicht gleich in Ohnmacht wegen der Kosten, schon weil sie i.A. recht gut wissen, was es im eigenen Haus kosten würde. Die Angabe FPGA mit 768 Pins und so wenig Lagen wie möglich ist Lichtjahre davon entfernt, auch nur als Grundlage für ein Angebot dienen zu können. Ich wünsche dir Glück dabei dein Problem zu lösen, aber lass dich nicht über den Tisch ziehen von Leuten, die meinen, das wäre doch alles ganz einfach, auch wenn das nur auf ihrer Unkenntnis beruht. Ich habe auch schon einige Aufträge abgelehnt wegen unklarer Information oder unsicherer Realisierbarkeit und war später meistens froh darüber. Ich habe gerade mit einem Kollegen diskutiert, der seit Jahren versucht, vorausbezahlte 30 kEuro von einer Entwicklungsfirma zurückzubekommen, die kein laufendes Muster zustande gebracht hat. Ich glaube, ich könnte ihm eine gute Lösung anbieten, aber jetzt hat er kein Geld mehr dafür. Gruss Reinhard
Reinhard Kern schrieb: > Entschuldigung Kein Problem! Leider muss man in einem Forum mit allem rechnen. Mir fällt zu dem Thema schon einiges ein, aber was solls... Schau dir einfach mal deinen letzten Beitrag von gestern an. :) Reinhard Kern schrieb: > Ich bin allerdings auch nicht überzeugt, dass du den Umfang... Ich weiß :-) Reinhard Kern schrieb: > Zähl doch einfach mal die Pins zusammen von allem, was auf > dein Board drauf soll und rechne ein paar Euro Pro Pin. Kann man das für eine Hausnummer so rechnen? Kannst du das (ohne die Diskussion loszutreten) noch etwas eingrenzen? Gruß Karsten
Karsten W. schrieb: > Kannst du das (ohne die > Diskussion loszutreten) noch etwas eingrenzen? Was solls, treten wir halt. Ich könnte dir natürlich einen Stundensatz nennen, aber das nützt dir garnichts, weil du nicht wissen kannst, wie lange ich brauche, nicht einmal im Nachhinein kannst du das kontrollieren. Daher benutzt man als erste Orientierung oft die Pinzahl, weil die als einziges ohne grossen Aufwand objektiv ermittelbar ist. Dass der Aufwand für das Layout trotzdem noch sehr unterschiedlich ist berücksichtigt man mit nach der Erfahrung entsprechend angepassten Preisen pro Pin. Einige Kontrollrechnungen muss man trotzdem noch durchführen, z.B. den Bedeckungsgrad - bedecken die Bauteile mehr als 90% der Leiterplattenfläche, so lässt sich das für keine beliebige Summe mehr layouten. Bei Annäherung an diese Grenze steigt der Aufwand exponentiell. Ausserdem berücksichtige ich die Art der Verbindungen - eine 20 cm langes differential Pair mit kontrollierter Impedanz ist mindestens 10 mal so teuer angesetzt wie die Verbindungen innerhalb eines RC-Netzwerks, in der Realität ist der Unterschied meistens noch grösser. Allerdings ist das schon recht schwierig aus den Unterlagen zu entnehmen. Preise unter 1 Euro pro Pin habe ich mal aus Osteuropa gehört, in China und Indien bekommt man dafür keinen ML mehr. Ich stelle einfach mal (TRITT!) 5 Euro in den Raum, weil ich denke, der Rest wird auch nicht viel einfacher sein als das 768Pin-BGA. Es gibt sicher Profis, die mehr rechnen würden, noch viel sicherer findet sich zu jedem beliebigen Preis jemand der ihn unterbietet. Die Frage ist nur, wer am Ende tatsächlich ein brauchbares Layout liefern kann. Gruss Reinhard
@Reinhard Alles klar, danke für die Info! Noch ne Frage, die mir durch den Kopf geht: Gehen wir mal davon aus, es gibt jemanden, der in der Lage ist, eine solch hochkomplzierte Schaltung mit dem CycloneIII und dem entsprechenden Umfeld zu entwerfen. Wäre dann der Altium Designer ein geeignetes Tool für dieses Layout? Gruß Karsten
Reinhard Kern schrieb: > Ich würde gern was genaueres dazu sagen, aber für den Prozessorsockel > LGA1155 fehlen mir die Unterlagen. Ich weiss daher nicht, ob man mit > mehr als 1 Leitung zwischen 2 Vias durchkommt und auch nicht, ob Intel > das Pinout so gewählt hat, dass innen nur selten benutzte Anschlüsse > liegen. Pin-Belegung und Design-Empfehlungen scheinen nicht öffentlich > verfügbar zu sein (früher gabs Referenz-Layouts als Gerberfiles). Gibt es noch immer, findet man mit einer Google-Suche schneller, als auf intels Webseite direkt. Oft sind da auch Beispiele für die Planes angegeben, wo man die Masselage hinführen muss und wo man auf dem Layer auch Signalleitungen wegühren darf. In der Regel sind die beispiele aufgetrennt für 4, 6 und ggf. 8 Lagen, wobei 8 Lagen imho eigentlich nur auf teureren Serverboards genutzt werden.
Karsten W. schrieb: > Wäre dann der Altium Designer ein > geeignetes Tool für dieses Layout? Meine persönliche Erfahrung (nur die und die von ein paar Kollegen) ist, dass erstens das Erstellen eines Layouts damit erheblich länger dauert als mit den Profiprogrammen wie Mentor, Zuken, Cadence usw., was an der Bedienung liegt. Es gibt aber auch Leute die davon restlos begeistert sind. Zweitens hat die Software eine ausgeprägte Komplexitätsschwäche, ein von mir testhalber auf Altium übertragenes Layout mit 20000 Pins brauchte zum Wechsel der Bildschirmdarstellung (z.B. andere Lage) etwa 15 Minuten. Mein System braucht auf der gleichen Hardware zwar auch 10 bis 15 Sekunden, aber damit kann man noch arbeiten. Wahrscheinlich droht mir Altium jetzt eine Klage an, aber Vorsicht, ich habe die Daten aufbewahrt und kann das jederzeit demonstrieren. Also wenn dann nur mit einem ultraschnellen 8 Core System oder besser. Allerdings weiss ich nicht, ob Altium ein Mehrprozessorsystem überhaupt ausnützt, vielleicht kann ein Altium-Anwender was dazu sagen. Gruss Reinhard
Man muss es im Verhältnis sehen. Altium zähle ich, der täglich damit arbeitet, zu den Mittelklasseprogrammen. Unterklasse ist Eagle und Co, Oberklasse Expedition und andere. Ich behaupte jetzt, daß man das Layout mit Altium hinbekommt. Gleiches gilt jedoch auch für Eagle. (Es ist dann die Frage, ist es mit vertretbarem Zeitaufwand zu realisieren) Ob es jedoch für diese Anwendung effektiv einzusetzen ist kann man nur wissen, wenn man entsprechend mehr Infos hat. Ein einzelner FPGA reicht dazu nicht aus. Wichtig ist die, von Reihnard bereits angesprochene, Packungsdichte. Ich würde jedoch, im Gegensatz zu ihm, schon ab 70% von ziemlich hohem Aufwand sprechen, die 90% schafft man, wenn überhaupt, nur in absoluten Ausnahmefällen. Ich hab mal ne Platine mit 87% beidseitiger Packungsdichte und ohne vergrabene Bohrungen geroutet. Das war kein Spaß (Die Platine war jedoch sehr klein und nur 2 kleinere BGA's dabei (max ca. 120pin) Die Platinengröße und Komplexität spielt hier also auch noch eine entscheidende Rolle. Wie du siehst, benötigt man, für ein seriöses Angebot (Ich kann dir übrigens keins geben, da ich kein Selbstständiger Layouter bin und in meiner aktuellen Firma keine Fremdlayouts gefertig werden) mindestens den Schaltplan sowie die Platinengeometrie und Abmessung. Das wird dir aber jeder ernstzunehmende Layouter so sagen.
Ok, die Packungsdichte ist hier nicht sehr hoch. Das liegt einfach an den gegebenen Bedingungen z.B. für externe Anschlüsse usw., die die Größe der Platine festlegen. Ich bin auch der Meinung, dass das prinzipiell mit Eagle machbar ist. Warum auch nicht? Wir arbeiten schon seit ewigen Zeiten damit und kennen die meisten Tricks. Für die bisherigen Anwendungen hat es einfach immer gereicht. Nur muss man sich ja die Frage nach dem Aufwand dafür stellen. Eagle kann in der neuen Version differentielle Signale verlegen, auch mit Längenanpassung. Aber gut, wir wollen ja nicht den Schinken nach der Wurst werfen. Der Altium ist preislich noch sehr interessant. Das sollte doch schon ein echter Schritt gegenüber Eagle sein? Um es klar zu sagen, wir verdienen unser Geld nicht mit den Layouts, sondern mit den Geräten, die wir bauen. Hier braucht es einen vernünftigen Kompromiss. Wenn das Layout mit dem Altium also etwas aufwändiger ist und länger dauert, dann ist das kein wirkliches Problem für uns, solange die notwendigen Features vorhanden sind. Vielleicht kann noch jemand was dazu sagen, der mit Altium arbeitet. Gruß Karsten
Ich springe hier gern noch mal ein, ich habe bei mir in der aktuellen Firma das vorherige Eagle System durch Altium ersetzt. Der Workflow ist im Altium einfach besser gelöst und man ist, so man sich eingearbeitet hat, schon deutlich schneller was das routing angeht. Hauptverantwortlich dafür sind 3 Punkte: Altium bietet eine Bauteildatenbankunterstützung (Access z.B.) Dort kann ich vollkommen frei Bauteilparameter hinterlegen. (Z.B. Datenblatt Links, Toleranzangaben, Distributoren bestellnummern, Preise...) Dadurch wird vor allem das Erstellen einer vernünftigen BOM auf wenige Minuten Dauer reduziert. Ich hab dann eine Bom die neben den Designatoren und der Menge, dem Footprint und dem Wert eben z.B. auch die Herstellerbezeichnung, die Bestellnummern von Distributoren, die SAP Nummern des Hausbestückers... enthält. Ich will damit sagen, daß die Datenbank, richtig gepflegt, zwar am Anfang sehr viel Aufbauzeit benötigt, aber sich schon sehr schnell bezahlt macht. Es bietet einen online DRC, d.h. Kurzschlüsse durch übereinander oder zu eng aneinander verlegte Leitungen sind praktisch unmöglich, Es bietet Push and Shove. Das bedeutet: Wenn ich eine Leitung z.B. zwischen 2 bereits verlegten Leitungen hindurchlegen will werden die bereits vorhandenen beiseitegeschoben. Will ich in einem vorhandenen Layout z.B. noch ein Via einbringen werden nicht an dieses angeschlossene Netzte aus dem Weg geschoben. Das ganze könnte besser funktionieren, aber es ist, vor allem bei Redesigns eine sehr starke Hilfe. Einige behaupten, die Bedienung ist intuitiver als beim Eagle, gut, die Windows Shortcuts werden vielfach unterstützt, aber die Einarbeitungszeit ist dennoch länger als beim Eagle, aufgrund der viel größeren Funktionsvielfalt. Nicht zuletzt sollte man noch erwähnen, daß Eagle PLayout und Schaltplandaten mit Nacharbeit ins Altium übertragen werden können. Dort kann dann damit weitergearbeitet werden. Für unsere Firma hat sich die Anschaffung definitiv gelohnt. Achja, Altium bietet auch einen Schaltungssimulator, ich bin nur leider bisher noch nicht dazu gekommen mich dort richtig in die Verwendung einzuarbeiten.
Moin! Darf ich mich hier mal mit einer Frage einklinken? Bin ebenfalls an meinem ersten FPGA-Hardwaredesign... Beim FPGA mit 1mm pitch und 5mil (125µm) Leiterbahnbreite/-abstand bekomme ich gerade so zwei Leitungen auf dem top layer zwischen den BGA-Pads durch. Direkt daneben sitzt ein SDRAM (BGA 0,8mm pitch), so daß es sich anbietet, die ersten drei Reihen auf der top layer auf kürzestem Wege direkt rüberzuziehen. Dadurch laufen die aber alle in geringstem Abstand parallel, drei pro Millimeter, bis zu 15mm lang. Geht das bei 50 MHz LVTTL noch gut oder wird das Übersprechen zum Problem? Dank und Gruß, Michael.
m.e. schrieb: > Dadurch laufen die aber alle in geringstem > Abstand parallel, drei pro Millimeter, bis zu 15mm lang. Geht das bei 50 > MHz LVTTL noch gut oder wird das Übersprechen zum Problem? Meiner Ansicht nach geht das. Das Übersprechen innerhalb der Datenleitungen oder innerhalb der Adressleitungen ist, selbst wenn es ausreichende Pegel produzieren würde (was ich nicht glaube), kein so großes Problem. Übersprechen findet nur zum Zeitpunkt des Datenwechsels statt und da interessiert sich niemand für die Daten. Du solltest aber dafür sorgen, dass die Takte, Strobes etc. etwas mehr Abstand von ihren Nachbarn erhalten. Übrigens: die 50MHz sind nicht das Problem - die Flankensteilheit ist es.
Die Taktleitung liegt natürlich auf einer anderen Layer. Und Strobes im eigentlichen Sinne sehe ich da nicht, CAS/RAS scheinen genauso taktsynchron ausgewertet zu werden wie alle anderen Leitungen auch: www.issi.com/pdf/42S16160.pdf Natürlich erzeugt allein die Flanke den Spike auf der Nachbarleitung - aber je höher die Frequenz ist, desto kürzer ist auch die Zeit zwischen Datenwechsel und Übernahmetakt und desto weniger ist das "klingeln" zum fraglichen Zeitpunkt abgeklungen.
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