Eagle GND Probleme

[Stef J. (poeffy)]

Hallo liebe Gemeinde,
ich hab mich mal wieder daran gewagt eine Platine selbst zu entwerfen. 
Es handelt sich um einen Adapter für zwei LTC8500 in QFN-Package, der 
auf eine schon entworfene Platine gesteckt wird.
Dabei stieß ich auf folgende Probleme.
1) Ich würde gerne die komplette Rückseite als GND routen. Hab schon 
versucht ein Polygon um die Platine zu zeichnen und mit Ratsnets zu 
routen. Leider kann ich aber das Polygon nicht GND bennen und routen, 
weil dabei folgende Fehlermeldung erscheint "Signalname GND existiert 
bereits, benutzen Sie den NAME Befehl um Signale zu verbinden".
Ich meine mich erinnern zu können, dass das aber so ging? Benutz habe 
ich Eagle 6.1.0.

2) Ich habe das erste Mal selbst Bauteile erstellt. Nämlich den:
LT8500: http://www.linear.com/product/LTC6905-XXX
LT6905: http://www.linear.com/product/LT8500
Könnte ein Eagle-Meister da mal drüber schauen, ob das alles Hand und 
Fuß hat? Mein Problem ist der LT8500 ist in QFN (5mm x 9mm) mit einer 
Pitchweite von 0.40, was alles für meine Verhältnisse verdammt klein 
macht...

3) Da eben dieser LTC8500 Schwierigkeiten bereitet muss ich diese 
Platine anfertigen lassen. Welche Platform/Homepage/Firma könnt Ihr mir 
da empfehlen?

Ich wäre sehr sehr dankbar, wenn mir da einer helfen könnte :) Hoffe 
durch die angehangenen Dateien könnt ihr meine Probleme nachvollziehen.
Vielen Dank im voraus für jegliche hilfreiche Kommentare!!
Gruß
Christoph

[Timmo H. (masterfx)]

Also ich machen das immer so:
1. Polygomwerkzeug auswählen
2. In der eingabezeile "GND" eingeben + [enter] bevor du das Polygon 
anfängst zu Zeichen
3. Polygon zeichnen
4. Ratsnets klicken
5. Fertig

[alexz (Gast)]

Oder eben das machen, was Eagle von dir verlangt. Siehe Anhang - die 
Schaltfläche zum ominösen NAME Befehl :-)

[Der Rächer der Transitormorde (Gast)]

Christoph J. schrieb:
> weil dabei folgende Fehlermeldung erscheint "Signalname GND existiert
> bereits, benutzen Sie den NAME Befehl um Signale zu verbinden".

Dann nimm ihn auch. NAME <Enter> in der Kommandozeile tippen dann auf's 
Polygon klicken und umbenennen.

Christoph J. schrieb:
> Mein Problem ist der LT8500 ist in QFN (5mm x 9mm) mit einer
> Pitchweite von 0.40, was alles für meine Verhältnisse verdammt klein
> macht...

1. Netzliste ausdrucken und abhaken ob die Verbindungen stimmen .

2. Das  Design als Gerber exportieren und zb in GC prevue einlesen und 
ausmessen. Evtl. ein anderes QFN exportieren und drüber legen ob es 
mechanisch passt.

[Stef J. (poeffy)]

Danke Danke,
das mit dem GND funktioniert wunderbar so wie masterfx es gesagt hat.
Hab jetzt nach der Lieferung der Bauteile feststellen müssen das mein 
LT8500 falsch erstellt wurde. Die Unterseite des LT8500 ist eine große 
GND Fläche. Ich ändere das momentan und würde dann eine nochmal eine 
finale Version hochladen.
Aber soweit vielen Dank für die Tipps und Infos mit denen kann ich jetzt 
erstmal ganz gut Arbeiten!

Gruß

[Stef J. (poeffy)]

Hi,
ich hätte jetzt das als endgültige Lösung. Als DRC Check hab ich von 
dieser Seite https://www.haka-lp.de/html/zwillingsangebot.html die 
ZWILLING.dru runtergeladen und drüberlaufen lassen. Es werden keine 
Fehler ausgegeben. Ebenfalls hab ich per Netlist alle Kontakte 
überprüft, sollte passen...

Was ich mich noch Frage ob die beiden Kondensatoren C4 und C3 nicht zu 
weit weg vom VCC der beiden LT8500 sitzen? Bekomme die aber nicht näher 
dran...

Auf was könnte/sollte man noch achten, wenn ich das jetzt 
PCBpool/haka-lp oder Co in Auftrag geben? Bei haka-lp würde das 43Euro 
kosten, gibt es da noch billigere Angebote? Platinengröße ist 100x80mm, 
mind. Leitbahnenabstand 0.2mm, mind. Bohrungdurchmesser 0.5mm, 2 Lagen 
(Top und Btm)...

Gruß
Christoph

[Simon K. (simon)]

Mach mehr VIAs in das Massepad rein. Bessere Wärmeableitung.

[Jörn P. (jonnyp)]

Wenn du willst, das deine library  mal irgendwann in ein anders x.sch 
passt, dann solltest du Symbole im 100 mil Raster zeichnen. Symbole 
müssen auch nicht zur Realität stehen, es sind eben nur Symbole. Man 
muss deshalb quad packages nicht auch im Symbol als Quad und mitten im 
Markt einen GND Pin zeichnen. Ist alles Geschmackssache, aber das Grid 
wird im .sch nicht geändert. Ich hab mal aus deiner Zeichnung eine lib 
extrahiert, das Symbol ins Raster gehievt und im package ein paar 
Dollars entfernt. Den Rest kannst du selber machen. Lib liegt bei.

[Stef J. (poeffy)]

Hallo,
ja das mit den Symbolen sollte ich noch machen, das stimmt. Danke für 
die Arbeit mit der LIB.

Ich will diese Platine ja anfertigen lassen und hab sie deswegen noch 
soweit abgeändert, dass auf der Rückseite keine Leiterbahn und keine 
Bauteile sich befinden. Es soll sich dort nur eine Massefläche stehen. 
Ist so eine Platine dann immernoch eine 2-Layer-Platine? Es muss ja nur 
auf einer Seite geätzt werden...Auf der Rückseite befindet sich nur eine 
große Kupferfläche? Dadurch würde man sich ja doch einige Euros sparen.

Gruß

[Sni T. (sniti)]

Natürlich muss für die THT Bauteile auch auf beiden Seiten geätzt 
werden. und Durchkontaktierungen willst du ja auch.

[Stef J. (poeffy)]

Okay aber ich habe ja nur unter den beiden LT8500 Bausteine schwierige 
Durchkontaktierungen. Bei den Anderen handelt es sich um Kondesatoren, 
die kann man ja einfach oben bzw unten anlöten, das müsste doch machbar 
sein?

Aber nochmal zurück zu meiner Frage: Hat eine einseitige Platine nur auf 
einer Seite eine Kupferfläche, oder haben diese auf beiden Seiten 
Kupferflächen, wobei nur eine Seite bearbeitet wird?

[Reinhard Kern (Gast)]

Christoph J. schrieb:
> Hat eine einseitige Platine nur auf
> einer Seite eine Kupferfläche

Du hast es einfach nicht verstanden: eine Kupferfläche auf der 
Bestückungsseite für konventionelle Bausteine verursacht Kurzschlüsse so 
ziemlich aller Beinchen.

Gruss Reinhard

[Stef J. (poeffy)]

Ah stimmt! Das ist natürlich logisch.

Hätte noch eine weitere Frage zu Eagle. Habe, nachdem ich Display -> 
Alle Layer einblenden lasse, doch DRC-Fehler. Dabei handelt es sich bei 
den Bautteilen (const-lsta-> Package FE07), wo der Fehler auftritt, um 
Packages aus der standard-lib von Eagle? Muss ich das beachten?

[Jörn P. (jonnyp)]

Der DRC checkt Fehler der layer die angewählt (displayed) sind. Blende 
die layer aus die nicht gebrauchr werden.

[Stef J. (poeffy)]

Wenn ich das richtig verstanden habe, ist dieser Layer für die 
Lötstoppmaske notwendig. Dies wird doch sicherlich vom PCB Hersteller 
benötigt um die Lötstoppmaske herzustellen, welche ich für meine Platine 
brauche (ansonsten werde ich beim Anlöten von QFN56 sicherlich Probleme 
bekomme)?
Kann ich da einfach die stop-mask Fehler bei den Pins vernachlässigen, 
oder führt das zu Problemen beim Hersteller?

[Reinhard Kern (Gast)]

Christoph J. schrieb:
> Kann ich da einfach die stop-mask Fehler bei den Pins vernachlässigen,
> oder führt das zu Problemen beim Hersteller?

Dem Leiterplattenhersteller ist das ziemlich egal, er kann ja nicht 
wissen, ob du z.B. absichtlich soviel aussparst, dass Leiterbahnen 
freiliegen, oder ob du im Gegenteil Lötstopplack in die Pads 
hineindruckst (dafür gibt es auch Gründe). Ausbaden musst du das selbst 
oder dein Bestücker. Wenn du zu der Meinung kommst, dass die 
Fehlermeldungen übertrieben sind, musst du halt die zugrundeliegenden 
Parameter bzw. Design Rules ändern. Bei wirklich kritischen Bauteilen 
wie BGA (die du sicher nicht von Hand lötest) ist dringend zu empfehlen, 
sich die Empfehlungen des Herstellers zu besorgen (und sich auch danach 
zu richten).

Gruss Reinhard

[Jörn P. (jonnyp)]

Der Christoph war um einiges schneller... ;-)

[Stef J. (poeffy)]

Wieso schneller?

ALso ich bedanke mich bei allen die geholfen haben :) Ich werde das 
jetzt mal an haka-lp schicken.
Christoph