Syntaxfrage: Signale zusammensetzen und teilen

[Queck S. (Firma: Uni) (kiigass)]

Hi Leutz

ich habe hier zwei Funktionen die wie folgt aussehen:

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.ALL;

package test_fkt is
  function test(a,b:signed) return signed;
  function test(a,b,c,d:signed) return signed;
end test_fkt;

package body test_fkt is
  function test(a,b:signed) return signed is
  begin
    --macht irgendwas
  end test;

  function test(a,b,c,d:signed) return signed is
  begin
    return test(test(w,x), test(y,z));
  end test;
end test_fkt;

Dabei ruft die zweite die erste auf um die Aufgabe zu erfüllen. Die 
Parameter w,x,y und z sollen dabei wie folgt aussehen: "001"+a=w; 
"010"+b=x; usw. Wobei das Plus hier nicht als arithmetische Addition, 
sondern als Verbindungssymbol gedacht ist (also quasi eine 
Stringaddition). Genau das ist mein erstes Problem: Wie löse ich das?

Zum zweiten Punkt: Ich möchte eigentlich nicht die komplette Rückgabe 
von "test" returnen, sondern nur die ersten 4 Bit. Wie macht man das?

thx for help

greez Kiigass

Edit: Wo kann ich den Beitrag löschen? Hat sich erledigt das Problem.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Queck Silber schrieb:
> sondern als Verbindungssymbol gedacht ist (also quasi eine
> Stringaddition). Genau das ist mein erstes Problem: Wie löse ich das?
Stichwort "Concatenation" mit dem "&" Operator..

Queck Silber schrieb:
> Zum zweiten Punkt: Ich möchte eigentlich nicht die komplette Rückgabe
> von "test" returnen, sondern nur die ersten 4 Bit. Wie macht man das?
So etwa:
return test(3 downto 0);

Aber dann würde ich auch den Rückgabewert constrainen:
  function test(a,b,c,d:signed) return signed (3 downto 0) is ...
Denn dann kann die Synthese sofort erkennen, wenn die Breite nicht 
passt.


BTW: dir ist schon klar, dass eine Funktion in VHDL komplett ganz was 
anderes ist, als eine Funktion in C oder Basic oder so...

[Queck S. (Firma: Uni) (kiigass)]

Lothar Miller schrieb:
> Queck Silber schrieb:
>> sondern als Verbindungssymbol gedacht ist (also quasi eine
>> Stringaddition). Genau das ist mein erstes Problem: Wie löse ich das?
> Stichwort "Concatenation" mit dem "&" Operator..

Facepalm Danke...

> BTW: dir ist schon klar, dass eine Funktion in VHDL komplett ganz was
> anderes ist, als eine Funktion in C oder Basic oder so...

Ja natürlich, aber durch diese Art der Codierung erspare ich mir eine 
Menge Arbeit. Das Synthesetool fasst das ja eh zusammen.