Testbench - Singale bleiben undefiniert

[Paolo (Gast)]

Hallo,

vielleicht kann mir hier jemand weiter helfen. Ich versuche meine 
Synthese zu simulieren. Allerdings zeigt mir der Simulator keine 
Änderungen an meinem Ausgangs tq1. Ich sehe immer nur "UU",obwohl ich in 
der Testbench das Signal vorbelegt habe. Was mache ich falsch?

Für konstruktive Hinweise Danke im voraus

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Vorneweg:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;

Entweder, oder, aber nicht zusammen!
Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

> obwohl ich in der Testbench das Signal vorbelegt habe.
In der Testbench hat die Vorbelegung eines Ausgangs bestenfalls einen 
virtuellen Kurzschluss zur Folge! Setz mal zu Anfang kurz deinen Reset 
aktiv, oder schreib bei der Signaldeklaration:
    signal Pre_Q: std_logic_vector(n-1 downto 0) =: (others=>'0');

[Paolo (Gast)]

Lothar Miller schrieb:
> signal Pre_Q: std_logic_vector(n-1 downto 0) =: (others=>'0');

Danke. Du hast mir sehr geholfen. Für die Synthese hat diese Zuweisung 
aber keinen Einfluss, oder nicht?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Paolo schrieb:
> Für die Synthese hat diese Zuweisung aber keinen Einfluss, oder nicht?
Doch, zum Glück. Du kannst sogar jeden beliebigen Wert laden und dadurch 
oft einen Power-On Reset sparen.
Es ist sogar so, dass alle nicht explizit zugewiesenen Signalen und 
Variablen den Wert '0' bekommen. Weil es ja in der richtigen Hardware 
kein 'U' gibt.

> Danke.
Keine Ursache...