[Eagle DRC] unerklärliche Fehler

[Frank F. (viper1209)]

Hi, ich arbeite im Moment an einem Projekt für die Uni. Ich hab jetzt 
gestern den Schaltplan fertig gestellt und wollte anfangen das Layout zu 
erzeugen. Die Platinen sollen bei PCB Pool bestellt werden (da bestellt 
die Uni alles), also hab ich mir dort die Design Rules besorgt (mit den 
Orginalen von Eagle habe ich aber das selbe Problem)
In Bild 1 ist zu sehen, dass die Minimum Width auf 0,125mm eingestellt 
ist, in Bild 2 sieht man die Fehler. Die unteren beiden Leiterbahnen 
sind 0,016inch(0,4064mm) dick, die Mittlere ist die Größe die ich 
eigentlich verlegen wollte und ist 0,012inch(0,3048mm) dick. Die 0,016in 
sind grade dick genug um keinen "Width"-Fehler zu erzeugen, sind aber so 
dick, dass sie bei dem STM-Gehäuse einen "Clearance"-Fehler erzeugen und 
eigentlich sollten die dünneren funktionieren, da sie mehr als doppelt 
so breit sind wie die Minimum Width. (Mit den oberen beiden hab ich 
getestet wie dick die Leiterbahn sein muss, damit es keinen 
"Width"-Fehler gibt, die ist 0,0159in dick, also ist 0,016in die 
kleinste Größe die der DRC zulässt)
Weiß jemand woran das liegen kann? Wird der "Width"-Fehler noch von 
anderen Werten beeinflusst?

Danke schon im Vorraus
Frank

[René K. (king)]

Frank F. schrieb:
> Wird der "Width"-Fehler noch von anderen Werten beeinflusst?

Jawohl, das wird er, und zwar von den Netzklassen. Schau Dir HELP CLASS 
an oder gebe einfach mal CLASS in die Befehlszeile ein. Vermutlich wird 
hier noch ein anderer Wert eingetragen sein.

[Frank F. (viper1209)]

Super! jetzt geht es.
Das kannte ich noch garnicht^^
Vielen Dank für die schnelle Hilfe :-)