Initialzustand von Ausgang?

[Jens Langecker (Gast)]

Mal eine ganz doofe Frage.

Wenn ich einen Ausgang direkt als Speicher verwende wie im folgenden 
Beispiel, ist dann in irgendeiner Weise definiert, welchen 
Initialzustand der Ausgang hat, solange noch keine der setzenden 
Bedinungen eingetreten ist?

entity Doof is
  Port (
    CLK         : in std_logic;    
    AUSGANG     : out std_logic);
end Doof;

architecture Behavioral of Doof is

process (CLK)
begin
  if (rising_edge(CLK)) then
    if    (Bedingung1 = '1') then
      AUSGANG <= '0';  
    elsif (Bedingung2 = '1') then
      AUSGANG <= '1';
    end if;
  end if;
end process;

end Behavioral;

[user (Gast)]

Kommt auf dein Synthese-Tool an, aber du kannst einen default 
definieren.

entity Doof is
  Port (
    CLK         : in std_logic;
    AUSGANG     : out std_logic := '0'
  );
end Doof;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Das mit derm initialisierten Out Port kann kurioserweise noch nicht 
jedes Tool. Aber wenn ein internes Signal eingeführt wird, klappt es 
heutzutage immer (vorausgesetzt natürlich, dass das ein Flipflop ist!):

entity Doof is
  Port (
    CLK         : in std_logic;    
    AUSGANG     : out std_logic);
end Doof;

architecture Behavioral of Doof is
signal A     : std_logic := '1';

  process (CLK) begin
    if (rising_edge(CLK)) then
      if    (Bedingung1 = '1') then
        A <= '0';  
      elsif (Bedingung2 = '1') then
        A <= '1';
      end if;
    end if;
  end process;

AUSGANG <= A;

end Behavioral;

Ind der Praxis ist das meist sowieso die bessere Lösung, weil ausgänge 
nicht rücklesbar sind. Wenn ich also wissen will, was der Ausgang 
gerade tut, brauche ich sowieso das interne Signal (wenn nicht gerade 
aus Tippfaulheit ein buffer verwendet wird).

[Jens Langecker (Gast)]

Ist verstanden, danke.

Aber was machen denn solche undefinierten Ausgänge in der 
Xilinx-Realität? Hab hier ein Projekt voll von solchen Sachen und 
wundere mich, ob nach der FPGA-Config nicht totales Durcheinander 
herrscht.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jens Langecker schrieb:
> Aber was machen denn solche undefinierten Ausgänge in der
> Xilinx-Realität?
Steht im Handbuch zum Synthesizer.
Wenn nichts angegeben ist, werden die auf '0' gesetzt.