CMOS inverter Ausgangskennlinie

[B.H. (Gast)]

Guten Tag!
Ich versuche nun schon seit geraumer Zeit das Ausgangsverhalten eines 
CMOS Inverters im Umschaltbereich in Abhängigkeit der 
Versorgungsspannung zu verstehen, komme aber nicht auf ein vernünftiges 
Ergebnis.
Wie man aus der Kennlinie2 sehen kann, wird die Versorgungsspannung 
schrittweise erhöht. Je höher die Versorgungsspannung, desto runder wird 
der Ausgangsstrom. Ich dachte dieses Plateau bei niederen 
Versorgungsspannungen kommt dadurch dass der MOSFET in Sättigung 
getrieben wird und der Strom somit konstant bleibt. Ich verstehe diese 
Rundung bei höheren Versorgungsspannungen aber nicht, da der MOSFET bei 
hohen uds doch eher in Sättigung gehen sollte, und somit auch ein 
Plateau vorhanden sein sollte!
Ich glaube ich habe irgend einen Knoten in meinem Gedankengang.
Kurz: kann mir jemand die Rundung des KS Stromes bei hoher Vdd erklären?

Vielen Dank!
mfg

[Yalu X. (yalu) (Moderator)]

Du solltest, um sinnvolle Ergebnisse zu erhalten, mit der Versorgungs-
spannung auch die Eingangsspannung erhöhen. Wenn die Versorgungsspannung
10V, die Eingangsspannung aber nur 5V beträgt, sperrt der P-Mosfet nicht
richtig, d.h. du erhältst keinen sauberen Low-Pegel am Ausgang, und der
Strom geht nicht ganz auf 0 zurück, wie man es bei einer CMOS-Schaltung
ja erwarten würde.

[B.H. (Gast)]

Hallo,
danke für die Antwort. Leider erklärt sie mir nicht diese Rundung des 
Stromes bei höheren Vdd...

mfg.

[ArnoR (Gast)]

> Ich verstehe diese
> Rundung bei höheren Versorgungsspannungen aber nicht

Die Ursache liegt darin, dass im Übergangsbereich beide Mosfets leiten 
und dadurch der Innenwiderstand der Schaltung am Verbindungspunkt der 
Drains niederohmig ist. Dadurch sinkt die Spannungsverstärkung auf 
niedrige Werte ab. Das steile Ausgangssignal bei kleinen Spannungen ist 
nichts weiter als die Übersteuerung durch die hohe Verstärkung.

[Alex (Gast)]

Bei cmos ist der Umschaltpegel am Eingang ca. Ub/2.
Hast du das simuliert? Welcher Baustein? In der Realität sind die Gatter 
doch gepuffert und du erhälst eine fast senkrechte Flanke.
Selbst bei ungepufferten Invertern sieht das in echt nicht so aus.
Es sieht so aus, als belastest du den Ausgang zu stark - nicht mehr als 
1mA für saubere Pegel!

[B.H. (Gast)]

Vielen dank für die Antworten!

Alex schrieb:
> Bei cmos ist der Umschaltpegel am Eingang ca. Ub/2.
> Hast du das simuliert? Welcher Baustein? In der Realität sind die Gatter
> doch gepuffert und du erhälst eine fast senkrechte Flanke.
> Selbst bei ungepufferten Invertern sieht das in echt nicht so aus.
> Es sieht so aus, als belastest du den Ausgang zu stark - nicht mehr als
> 1mA für saubere Pegel!

Mit der Simulation habe ich eigentlich keine Probleme, das soll so 
aussehen (bis auf das was Yalu X. über die Gate Spannung gesagt hat). 
Ich will einen Inverter aus 2 MOSFETs verstehen. Es geht hier nicht um 
die praktische Bedeutung, sondern nur um den Kennlinienerlauf, und die 
Bereiche die die MOSFETs durchlaufen (Pinchoff/Triode/Sättigung). Diese 
Beulen haben also nichts damit zu tun, dass die Mosfets nicht mehr in 
Sättigung kommen, sondern einfach daran, dass die Spannungsvertärkung 
endlich ist?

mfg!

[B.H. (Gast)]

Hier die schöneren (mit höhere Gate Spannung betriebenen)  Udd /Id und 
Udd/t Kennlinien.

[ArnoR (Gast)]

> dass die Spannungsvertärkung endlich ist?

Was soll diese Formulierung bedeuten? Spannungsverstärkung ist immer 
endlich. In deinem Fall ist die bei hohen Spannungen einfach nur klein.

Die Schaltung ist doch im Grunde die Parallelschaltung von 2 
komplementären Source-Schaltungen deren "Arbeitswiderstand" vom jeweils 
anderen Transistor gebildet wird und der bei hohen Spannungen (und daher 
eingeschaltetem Transistor) eben klein ist.

Wann sich welcher Transistor in welchem Zustand befindet, hängt von der 
Eingangs- und Betriebsspannung ab. Das kann man z.B. im angehängten 
Diagramm ablesen.

[Achim S. (Gast)]

Eigentlich ist die Frage von B.H. ziemlich berechtigt. Ohne 
"Dreckeffekte" müsste es beim CMOS-Inverter immer einen Wert der 
Eingangsspannung geben, bei dem beide FETs gleichzeitig im 
Abschnürbereich laufen und genau den selben Strom haben. Ändert man dann 
die Eingangsspannung ein klein wenig, dann verschiebt sich die 
Ausgangsspannung sprunghaft. In Kennlinie 4 von B.H. ist das der 
horizontale Plateaubereich, in der Abbildung von ArnoR der vertikale 
Spannungssprung. (das ist im Prinzip die selbe Simu wie von B.H., nur 
mit getauschten Achsen).

Der "Dreckeffekt" der es ermöglicht, dass der Inverter umschaltet ohne 
dass irgendwann beide FETs gleichzeitig abgeschnürt sind, ist der 
Bahnwiderstand im Drainpfad. Durch den Spannungsabfall an ihm kommt es 
bei höheren Versorgungsspannungen (und damit größeren Strömen) dazu, 
dass das "interne" U_DS der Transistoren beim Umschalten jeweils um U_t 
kleiner sein kann als U_GS (d.h. beide Transistoren können beim 
Umschalten gleichzeitig im Widerstandsbereich sein).

Die Simu illustriert das: mit realen Transistormodellen verschwindet das 
Plateu, wenn im Transistormodell RS und RD auf 1mOhm gesetzt werden, 
zeigt es sich bei allen Versorgungsspannungen.

schöne Grüße

Achim S.

[ArnoR (Gast)]

> Ohne
> "Dreckeffekte" müsste es beim CMOS-Inverter immer einen Wert der
> Eingangsspannung geben, bei dem beide FETs gleichzeitig im
> Abschnürbereich laufen und genau den selben Strom haben.

Gibt es doch auch, sofern die Betriebsspannung dafür groß genug ist.

> Der "Dreckeffekt" der es ermöglicht, dass der Inverter umschaltet ohne
> dass irgendwann beide FETs gleichzeitig abgeschnürt sind, ist der
> Bahnwiderstand im Drainpfad.

Nein. Das geht nur bei (sehr) kleinen Betriebsspannungen Ub>Uth und 
Ub<2Udssat. Sobald die Betriebsspannung so groß ist, das sie mindestens 
die Summe der beiden Udssat erreicht, gibt es immer einen Bereich in dem 
beide Mosfets auch tatsächlich gleichzeitig im Abschnürbereich arbeiten. 
Zur Erklärung dieses Verhaltens sind überhaupt keine "Dreckeffekte" 
nötig.

[Achim S. (Gast)]

ArnoR schrieb:
> Sobald die Betriebsspannung so groß ist, das sie mindestens
> die Summe der beiden Udssat erreicht, gibt es immer einen Bereich in dem
> beide Mosfets auch tatsächlich gleichzeitig im Abschnürbereich arbeiten.
> Zur Erklärung dieses Verhaltens sind überhaupt keine "Dreckeffekte"
> nötig.


Schau die simulierten Kennlinien noch mal genau an: bei 4 V 
Betriebsspannung (und bei RS=RD=0 auch bei 14 Betriebsspannung) zeigt 
sich tatsächlich dieser Effekt der gleichzeitigen Abschnürung beider 
FETs. Für einen bestimmten Wert der Eingangsspannung (ca. 1,8V bei 4V 
Supply) sind beide Transistoren gleichzeitig abgeschnürt und leiten den 
selben Strom (maximaler Querstrom). Eine winzige Erhöhung der 
Eingangsspannung verschiebt dann das Stromgleichgewicht, und weil im 
Abschnürbereich der Strom kaum von U_DS abhängt (also von der 
Ausgangsspannung), springt die Ausgangsspannung vom UDS_sat des einen 
Transsitors zum UDS_sat des anderen Transistors.

Der senkrechte Sprung in der Übertragungskennlinie ist also der Bereich, 
in dem beide Transistoren gleichzeitig abgeschnürt sind. Dieser 
senkrechte Sprung verschwindet aber bei realen Transistoren, wenn der 
Querstrom zu groß wird. Der Widerstandsbereich des einen Transistors 
überlappt dann mit dem Widerstandsbereich des anderen Transistors, in 
keinem Bereich der Kennlinie sind die Transistoren gleichzeitig 
abgeschnürt.

Stell dir die Bahnwiderstände im Drain-Pfad einfach wie einen externen 
Widerstand zwischen den beiden FETs vor: der Spannungsabfall an diesem 
Widerstand geht für UDS verloren, so dass beim maximalen Strom beide 
Tansistoren ein "internes" UDS<UDS_sat sehen. (also beide im 
Widerstandsbereich sind).

Die ungewähnliche Darstellung von B.H. (Kennlinie4.png, I als Funktion 
der Ausgangsspannung) zeigt den Effekt wirklich noch klarer. Sind beide 
Transistoren gleichzeitig abgeschnürt, dann hängt der Strom fast nicht 
von der Ausgangsspannung ab (also flacher Verlauf I(U_out)). Dieses 
Plateau zeigt auch bei niedrigen Versorgungsspannungen. Bei hohen 
Versorgungsspannungen verschwindet es aber: I hängt überall von U_DS ab, 
die Transistoren befinden sich also überall im Widerstandsbereich.


schöne Grüße

Achim S.

[ArnoR (Gast)]

Wenn ich dich richtig verstehe, willst du sagen, dass die Transistoren 
infolge der Spannungsabfälle über den inneren Widerständen RS und RD 
immer mit so kleinen Uds arbeiten, dass sie praktisch immer im 
Widerstandsbereich bleiben. Und du versuchst, das daduch zu belegen, 
dass du die Widerstände RD und RS=0 setzt und dann die Ausgangskennlinie 
(größere Steilheit im Übergangsbereich) entsprechend deutest.

Dabei übersiehst du allerdings, dass durch Nullsetzen von RS die 
Steilheit des Transistor (dId/dUgs) deutlich erhöht wird und sich damit 
(unabhängig von den Verhältnissen am Drain) automatisch eine deutlich 
größere Steilheit am Ausgang ergeben muss. Außerdem hat die (durch RS 
und RD=0) größere Uds ebenfalls eine größere Steilheit des Transistors 
zur Folge. Daher denke ich nicht, dass deine Interpretation so einfach 
gültig ist.

[Achim S. (Gast)]

ArnoR schrieb:
> Wenn ich dich richtig verstehe, willst du sagen, dass die Transistoren
> infolge der Spannungsabfälle über den inneren Widerständen RS und RD
> immer mit so kleinen Uds arbeiten, dass sie praktisch immer im
> Widerstandsbereich bleiben.

fast richtig interpretiert, aber nicht ganz (meine Schuld, ich hatte das 
oben missverständlich formuliert): bei hohen Ausgangsspannungen ist 
natürlich der n-FET abgeschnürt, bei niedrigen der p-FET. Aber es gibt 
keinen Bereich der Ausgangsspannung mehr, wo beide gleichzeitig 
abgeschnürt sind. Solange Strom fließt ist zumindest einer der beiden im 
Widerstandsbereich. Beim Maximalstrom sind beide gleichzeitig im 
Widerstandsbereich.

ArnoR schrieb:
> abei übersiehst du allerdings, dass durch Nullsetzen von RS die
> Steilheit des Transistor (dId/dUgs) deutlich erhöht wird und sich damit
> (unabhängig von den Verhältnissen am Drain) automatisch eine deutlich
> größere Steilheit am Ausgang ergeben muss. Außerdem hat die (durch RS
> und RD=0) größere Uds ebenfalls eine größere Steilheit des Transistors
> zur Folge. Daher denke ich nicht, dass deine Interpretation so einfach
> gültig ist.

Hatte ich tatsächlich nicht übersehen. Ich hatte es weggelassen, weil es 
die Sache kompliziert, ohne wesentlich zur Frage Abschnürbereich vs. 
Widerstandsbereich beizutragen. Der Spannungsabfall an RS führt 
sozusagen dazu, dass die "intern gesehene Versorgungsspannung" je nach 
Querstrom etwas reduziert wird. Diese Verschiebung der internen 
Sourcespannungen wirkt sich  aber gleichermaßen auf U_GS wie auf U_DS 
aus. Die Differenz U_GS-U_DS bleibt gleich, und nur diese Differenz 
entscheidet, ob der Transistor im Widerstandsbereich läuft (U_GS-U_DS > 
U_th) oder im Abschnürbereich (U_GS-U_DS < U_th). (Vorzeichen beim p-FET 
bitte passend wählen).

Für das Verschwinden des Bereichs gleichzeitiger Abschnürung (und damit 
des vertikalen Spannungssprungs in der Übertragungskennlinie) ist 
tatsächlich fast nur RD relevant.  Zur Veranschaulichung ist die Simu 
aller 4 Varianten angehängt. Gezeigt ist jeweils U_out als Funktion von 
U_ein für drei Werte von Ub (sorry, wenn es ein wenig unübersichtlich 
ist),

grün: vollständiges Transistormodell, der vertikale Spannungssprung 
verschwindet bei großen Ub.
blau: RS=0 aber nominelles RD, der Effekt setzt hier früher/stärker ein, 
weil Ub jetzt voll an den Sources ankommt (Ub ist intern nicht mehr 
reduziert, es fließt ein größerer Querstrom über RD)
türkis: RS=0 und RD=0, auch bei hohen Ub bleibt ein Bereich 
gleichzeitiger Abschnürung, der vertikale Spannungssprung beträgt bei 
allen Ub ungefähr Uth_n+Uth_p
rot: RD=0 aber nominelles RS, die Lage des Spannungssprungs verschiebt 
sich zwar gegenüber türkis entsprechend der Verschiebung der internen 
Sourcespannungen, es ist aber bei allen Ub ein ungefähr gleich hoher 
Spannungssprung vorhanden.

Ist schon ein Traum, was man heutzutage in ein paar Minuten alles mal 
schnell per Simulation überprüfen kann...

Bei integrierten FETs (also bei allen CMOS-ICs) mag das keine Rolle 
spielen, weil die Transistorkennlinie den Spannungsabfall dominiert und 
der ohmsche Widerstand zwischen den Transistoren dagegen 
vernachlässigbar ist. Bei Leistungs-FETs mit ihren extrem niedrigen 
Widerständen ist es wohl auch so. Aber wenn man einen CMOS-Inverter aus 
diskreten Kleinsignal-FETs aufbaut, dann läuft es genau wie oben 
beschrieben (nicht nur in der Simulation, sondern auch in der realen 
Schaltung).

schöne Grüße

Achim S.

[ArnoR (Gast)]

Wenn man mal den einfachsten Fall ideal komplementärer Transistoren mit 
gleichen Daten annimmt, dann ist in der Mitte der Ausgangskennlinie 
jeweils Uds=Ugs=1/2Ub, also z.B. Ugs=Uds=5V bei Betriebsspannung=10V. 
Die Kurve "G" im  Datenblatt des BS170 zeigt in dieser Stelle eindeutig 
Abschnürbetrieb bei Id=0,54A. Da der andere Transistor komlementär ist, 
sollte sich also im Bereich von Ua~3...7V Abschnürbetrieb bei den 
Transistoren zeigen, oder nicht?

[Achim S. (Gast)]

ArnoR schrieb:
> Da der andere Transistor komlementär ist,
> sollte sich also im Bereich von Ua~3...7V Abschnürbetrieb bei den
> Transistoren zeigen, oder nicht?

Richtig: ein Inverter aus komplementären, symmetrischen Transistoren mit 
der von dir gezeigten Ausgangskennlinie wäre bei U_in=U_out=5V 
abgeschnürt. Aber wenn ich die selbe Kennlinie des selben Transistors im 
Datenblatt eines anderen Herstellers nachschlage (KL_BS170_ONSemi.png), 
dann wären beide unter den selben Bedinungen im Widerstandsbereich, oder 
nicht?

Offensichtlich kommt es darauf an, in welchem Datenblatt man die 
Kennlinien nachschlägt (und wie exakt die Kennlinien die Dreckeffekte 
beschreiben, bzw. wie hoch der Hersteller R_D ansetzt). Im Datenblatt 
von ON-Semiconductor ist auch ein vergrößerter Ausschnitt der 
Ausgangskennlinie unter U_DS = 4V gezeigt.
(http://www.onsemi.com/pub_link/Collateral/BS170-D.PDF , Figure 4)
Dort sieht man den Kurven schön an, dass die Kennlinie halt nicht 
lehrbuchmäßig mit einer umgedrehten Parabel in den Abschnürbereich 
übergehen, sondern krumm und abgeflacht (Dreckeffekte halt).

Um den Unterschied deutlich zu machen, haben ich die Kennlinie auch mit 
dem Modell des BS170 von NXP simuliert. Einmal mit RS, RD und einmal 
ohne. Man sieht, wie sich der Übergang in den Abschnürbereich durch die 
Wirkung der Bahnwiderstände nach rechts verschiebt. Ein Inverter mit 
diesen Kennlinien wäre jetzt übrigens bei UGS=UDS=5V immer noch 
abgeschnürt. Aber wenn RD nicht 1,19 Ohm beträgt (wie im NXP-Modell des 
BS170) sondern 2,4 Ohm (wie im LT-Spice Modell des p-FETs, dann geht 
diese Verschiebung so weit, dass die Widerstandsbereiche überlappen.

Noch ein letzter Versuch, dich zu überzeugen ;-)
In UGS_minus_UDS_minus_Uth.png habe ich mal das simuliert, was ich oben 
schon als "Gedankenexperiment" vorgeschlagen habe. Ich habe im 
Transistormodell RS und RD auf Null gesetzt, und die entsprechenden 
Widerstände dann als externe Bauelemente wieder zugefügt. Damit verhält 
sich die Schaltung so wie die Originaltransistoren, ich kann aber 
"intern" messen, was wirklich an Source und Drain der FETs angkommt. 
Aufgetragen ist die Differenz zwischen Gate- und Drainspannung minus der 
Schwellspannung für beide Transistoren (UGS-UDS-Uth). Ist diese 
Differenz größer Null (rote Linie) ist der FET im Widerstandsbereich, 
ist sie kleiner Null dann läuft er im Abschnürbereich. Bei Ub=4V sind 
beide Transistoren über den größten Bereich der Ausgangsspannung 
gleichzeitig unter der roten Linie (abgeschnürt). Bei Ub=12V überlappen 
die Widerstandsbereich.

Wenn du immer noch anderer Ansicht bist: auch nicht schlimm. Ist 
schließlich Weihnachten, und ich muss dich von mir aus nicht unbedingt 
zu meiner Sicht der Dinge überreden.

viel Spaß bei den Plätzchen

Achim S.

[Kai K. (klaas)]

>Ich versuche nun schon seit geraumer Zeit das Ausgangsverhalten eines
>CMOS Inverters im Umschaltbereich in Abhängigkeit der
>Versorgungsspannung zu verstehen, komme aber nicht auf ein vernünftiges
>Ergebnis.

Täusch dich nicht, moderne CMOS-Inverter sind nicht simple 
NMOS-PMOS-Schaltungen, wie du sie simulieren möchtest, sondern äußerst 
leistungsfähige Kunstschaltungen. Während bei der alten 74HCMOS Serie 
beim Umschalten pro Inverterstufe noch Ströme von um die 40mA während 
ein paar Nanosekunden geflossen sind,

http://www.fairchildsemi.com/an/AN/AN-375.pdf

ist die Shoot-Through-Phase bei modernen CMOS-Technologien durch 
erhebliche Anstrengungen nahezu weggezüchtet worden. Anders wären 
moderne µC-Schaltungen garnicht lauffähig.

Der moderne CMOS-Inverter muß aber noch mehr können: Die geschalteten 
parasitären Chip-Kapazitäten müssen äußerst klein sein, um die 
Umladeverluste klein zu halten, was sonst wieder den dynamischen 
Stromverbrauch in die Höhe treiben würde.

Desweiteren müssen die CMOS-Inverter definierte Ausgangswiderstände 
bereitstellen, da sich bei hohen Frequenzen Leiterbahnen in 
Transmission-Lines verwandeln, die mit definierten Quellimpedanzen 
getrieben werden wollen. Dabei sollen die Ausgangswiderstände nicht nur 
wenig von Vcc und wechselnden Lasten, sondern vor allem auch wenig von 
der Temperatur abhängen.

Fazit: Deine simulierte Schaltung hat nur wenig mit heutigen, modernen 
CMOS-Invertern gemeinsam...