verilog: zählen gesetzter Bits in einem Bus

Hi Leutz

helf mir mal bitte auf die Sprünge: Ich möchte die gesetzten (1) Bits in 
einem Bus zählen. Der Bus ist 32 Bit breit. Was ich nun gerne hätte ist 
eine Kaskade aus (Halb-)Addierern. Damit müsste es meiner Auffassung 
nach möglich sein, die ganze Geschichte in kominatorischer Logik zu 
realisieren und damit auch in jedem Takt das/ein Ergebnis zu liefern.

Ich habe nun versucht das mit einer for-schleife zu realisieren, die 
eine counter-integer hochzählen. Das funktioniert natürlich nur wenn die 
counter-integer vorher initialisiert wurde. Genau das geht aber nicht, 
weil ich ja nur eine Taktflanke habe und ich nicht parallel zu der 
for-schleife initialisieren/rücksetzen kann. Der Punkt ist (nochmal): 
Eine Initialisierung ist in Hardware überhaupt nicht notwendig, wenn das 
mit Logik realisiert wird. Dann bräuchte ich nur ganz am Ende ein reg 
für das Ergebnis, wenn überhaupt.

thx for help

greez Kiigass