Hallo,
in meinem Design habe ich ein Signal und ein Register definiert vom Typ
color_type. color_type ist eine enumeration (so wie in C):
1 | type color_type is (RED, GREEN, BLUE);
|
Gegenüber einem std_ulogic_vector erhöht es die Lesbarkeit. Ich würde
deshalb auch in Entity-Ports color_type verwenden wollen.
Ist das eigentlch unproblematisch für die Synthese? Es sollte doch
intern auf einen std_ulogic_vector mit 2 Bit abgebildet werden, oder?
Was mich irritiert ist, das Quartus mir das Register von diesem Typ bei
der Ressourcenanzeige unter "State Machines" auflistet...