Port Map Verständigungsproblem (Core Generator)

[Student (Gast)]

Hallo,

ich wollte mal einen PI Regler in Floating Point realisieren und bin 
dabei auf folgendes Problem gestoßen: Ich verwende 2 FPU aus 
CoreGenerator Bibliothek (Xilinx). Der ISE Compiler sagt z.B.


WARNING:HDLCompiler:871 - 
"C:\Users\user71\Desktop\Xilinx_projects\fixed_point\PI_Cntr.vhd" Line 
67: Using initial value "00000000000000000000000000000000" for integral 
since it is never assigned

dabei verwende ich doch die Variable. Ich vermute mal dass das Problem 
bei Port Map liegt.

Kann mir jemand sagen ob ich etwas falsch mache?

Danke im Vorraus

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;


entity PI_Cntr is
    Port ( clk : in  STD_LOGIC;
        setpoint : in  STD_LOGIC_VECTOR (31 downto 0);
           actualpoint : in  STD_LOGIC_VECTOR (31 downto 0);
           output : out  STD_LOGIC_VECTOR (31 downto 0)
       );
end PI_Cntr;


architecture Behavioral of PI_Cntr is

------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG
COMPONENT float_sum
  PORT (
    a : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    b : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    operation : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
    result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
  );
END COMPONENT;

COMPONENT float_mult
  PORT (
    a : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    b : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
  );
END COMPONENT;


-- COMP_TAG_END ------ End COMPONENT Declaration ------------

signal dt               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"38d1b717";  --    100us
signal Kp               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"3f800000";  --    1
signal Ki               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"3c23d70a";  --    0.01
signal max               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"42200000";  --    40
signal min               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"c2200000";  --  - 40

signal mult_a, mult_b, mult_r :   STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal add_a, add_b, add_r   :   STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal oper             :  STD_LOGIC_VECTOR(5 DOWNTO 0);
signal pre_error          :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal integral          :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal error            :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal temp, temp2        :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";


signal cnt               :  integer range 0 to 15 := 0;

begin  
  C0 : float_sum PORT MAP (  a => add_a,
                    b => add_b,
                    operation => oper ,
                    result => add_r
                  );
  C1 : float_mult PORT MAP (  a => mult_a,
                    b => mult_b,
                    result => mult_r
                  );


GEN: block
  begin 
    process(clk)
      begin
      IF rising_edge(clk) THEN
        cnt <= cnt + 1;
        IF cnt = 0 THEN        -- Berechnen Error          
          add_a <= setpoint;
          add_b <= actualpoint;
          oper  <= "000001";
          add_r <= error;
        ELSIF cnt = 1 THEN      
          mult_a <= dt;          -- temp  = error*dt
          mult_b <= error;
          mult_r <= temp;
        ELSIF cnt = 2 THEN        -- integral = integral + temp  
          add_a <= integral;
          add_b <= temp;
          oper  <= "000000";
          add_r <= integral;
          
          mult_a <= Kp;          -- temp2  = Kp * error
          mult_b <= error;
          mult_r <= temp2;
        ELSIF cnt = 3 THEN       
          mult_a <= Ki;          -- temp  = Ki*Integral
          mult_b <= integral;
          mult_r <= temp;
        ELSIF cnt = 4 THEN        -- integral = integral + temp
          add_a <= temp;
          add_b <= temp2;
          oper  <= "000000";
          add_r <= temp;
        ELSIF cnt > 5 THEN
          cnt <= 0;
          output <= error;
        END IF;
      END IF;
    END PROCESS;
  END BLOCK GEN;  
  
end Behavioral;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Student schrieb:

  C1 : float_mult PORT MAP (  a => mult_a,
                              b => mult_b,
                              result => mult_r
                            );

Ich würde probieren, so einen Regler mit Integern machen. Die lassen 
sich wesentlich einfacher verrechnen. Und mit einem geeigneten Modell 
läuft ein Regler auch mit 32-Bit Integern.

Student schrieb:
> 67: Using initial value "00000000000000000000000000000000" for integral
> since it is never assigned
> dabei verwende ich doch die Variable.
Sososo, das ist eine Variable...
Warum steht da dann /Signal/:

signal integral  :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";

> dabei verwende ich doch die Variable.
Ja, aber immer auf der rechten Seite des Zuweisungspfeils...

BTW: vergiss diese Softwaredenkweise.
Und merk dir schon mal das Wort "Latency". Du wirst es im Verlauf der 
Fehlersuche noch ein paar mal hören...

[Student (Gast)]

>> Lothar Miller
Sorry es handelt sich wirklich um ein Signal.
Ich habe beides probiert. Wenn ich in Int32 rechne zeigt mir der 
Compiler max. Frequenz von 98 Mhz für die Multiplikation. Wenn ich FPU 
anwende errechnet 89Mhz. Vom Platz her macht es auch nicht wirklich viel 
aus.

Bei der Simulation habe ich bemerkt dass es kein Wert übergeben wird. 
Liegt es an die Schreibweise?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Student schrieb:
> Bei der Simulation habe ich bemerkt dass es kein Wert übergeben wird.
Wohin soll da ein Wert übergeben werden?

> Liegt es an die Schreibweise?
Naja, du weist dem Signal add_r von 2 Stellen aus etwas zu.
Hier wird in der Portliste ein Ausgang zugewiesen:
           result => add_r,
Und hier ein Wert:
           add_r <= integral;
Was sollte da herauskommen?

[Student (Gast)]

>> Lothar Miller

Vielen Dank. Du bist der beste!!
Ich habe es endlich.

Eine Frage hätte ich trotzdem. Was will mir den Compiler mit Warning 
sagen:
WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_2> has 
a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed 
during the optimization process.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;


entity PI_Cntr is
    Port ( clk : in  STD_LOGIC;
        setpoint : in  STD_LOGIC_VECTOR (31 downto 0);
           actualpoint : in  STD_LOGIC_VECTOR (31 downto 0);
           output : out  STD_LOGIC_VECTOR (31 downto 0)
       );
end PI_Cntr;


architecture Behavioral of PI_Cntr is

------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG
COMPONENT float_sum
  PORT (
    a : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    b : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    operation : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
    result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
  );
END COMPONENT;

COMPONENT float_mult
  PORT (
    a : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    b : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
  );
END COMPONENT;


-- COMP_TAG_END ------ End COMPONENT Declaration ------------

signal dt               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"38d1b717";  --    100us
signal Kp               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"3f800000";  --    1
signal Ki               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"3c23d70a";  --    0.01
signal max               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"42200000";  --    40
signal min               :   STD_LOGIC_VECTOR(31 DOWNTO 0) := x"c2200000";  --  - 40

signal mult_a, mult_b, mult_r :   STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal add_a, add_b, add_r   :   STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal oper             :  STD_LOGIC_VECTOR(5 DOWNTO 0) := "000000";
signal integral          :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal error            :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";
signal temp, temp2        :  STD_LOGIC_VECTOR(31 DOWNTO 0):= x"00000000";


signal cnt               :  integer range 0 to 15 := 0;

begin  
  C0 : float_sum PORT MAP (  a => add_a,
                    b => add_b,
                    operation => oper,
                    result => add_r
                  );
  C1 : float_mult PORT MAP (  a => mult_a,
                    b => mult_b,
                    result => mult_r
                  );


GEN: block
  begin 
    process(clk)
      begin
      IF rising_edge(clk) THEN
        cnt <= cnt + 1;
        IF cnt = 0 THEN          -- Berechnen Error          
          add_a <= setpoint;
          add_b <= actualpoint;
          oper  <= "000001"; 
        ELSIF cnt = 1 THEN  
          error <= add_r;
        ELSIF cnt = 2 THEN  
          mult_a <= dt;          -- temp  = error*dt
          mult_b <= error;
        ELSIF cnt = 3 THEN  
          temp <= mult_r;        -- Ergebnis der Multiplication wird in 
        ELSIF cnt = 4 THEN        -- integral = integral + temp  
          add_a <= integral;
          add_b <= temp;
          oper  <= "000000";
          
          mult_a <= Kp;          -- temp2  = Kp * error
          mult_b <= error;
        ELSIF cnt = 5 THEN  
          integral <= add_r;
          temp2 <=  mult_r;
        ELSIF cnt = 6 THEN       
          mult_a <= Ki;          -- temp  = Ki*Integral
          mult_b <= integral;
        ELSIF cnt = 7 THEN  
          temp <= mult_r;
        ELSIF cnt = 8 THEN        -- Pre_error = temp + temp2
          add_a <= temp;
          add_b <= temp2;
          oper  <= "000000"; 
        ELSIF cnt = 9 THEN
          output <= add_r;
          cnt <= 0;
        END IF;
      END IF;
    END PROCESS;
  END BLOCK GEN;  
  
end Behavioral;

[Mirco (Gast)]

Student schrieb:
> This FF/Latch will be trimmed
>
> during the optimization process.
Die Randbedingungen, also das Timing, die Signale von aussen und das 
Verhalten der state machines verändern das Signal nicht. Daher wird es 
ersetzt. Vermutlich ist das falsch und hat seine Ursache darin, dass Du 
etwas nicht angeschlossen hast, eine state machine einen Zustand nicht 
erreicht oder sonst etwas (nicht) passiert, was Du (nicht) wolltest. Du 
musst das design simulieren und rausfinden, welches Signal sich da nicht 
ändert, wesewegen in der Folge das nächste nicht ändert und den Grund 
finden.

[Student (Gast)]

>> Mirco

Ich bin mir nicht sicher aber es scheint, dass die Warnung nur in einem 
Zusammenhang mit DSP48 Element kommt. Ich habe im CoreGenerator die 
gleiche Elemente nur auf FF aufbauen lassen(also ohne DSP48 Option) und 
sieh mal an es kommen die anderen Meldungen:

WARNING:Xst:387 - The KEEP property attached to the net <C0/sig00000069> 
may hinder timing optimization.
   You may achieve better results by removing this property

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Student schrieb:
> Eine Frage hätte ich trotzdem. Was will mir den Compiler mit Warning
> sagen:
> WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_2> has
> a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed
> during the optimization process.
Mich wundert eher, dass die anderen oper(5..1) nicht erwähnt werden. 
Denn in dem Codebeispiel ändert sich nur oper(0)...

[Student (Gast)]

>>Lothar Miller

ich habe nur eine herausgegriffen.

WARNING:Xst:1902 - Value 0 for attribute AUTORESET_PATDET of instance 
blk00000090 in unit blk00000090 is not supported
WARNING:Xst:1902 - Value 0 for attribute AUTORESET_PATDET of instance 
blk00000091 in unit blk00000091 is not supported
WARNING:Xst:1902 - Value 0 for attribute AUTORESET_PATDET of instance 
blk00000092 in unit blk00000092 is not supported
WARNING:Xst:1293 - FF/Latch <oper_1> has a constant value of 0 in block 
<PI_Cntr>. This FF/Latch will be trimmed during the optimization 
process.
WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_2> has 
a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed 
during the optimization process.
WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_3> has 
a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed 
during the optimization process.
WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_4> has 
a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed 
during the optimization process.
WARNING:Xst:1896 - Due to other FF/Latch trimming, FF/Latch <oper_5> has 
a constant value of 0 in block <PI_Cntr>. This FF/Latch will be trimmed 
during the optimization process.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Student schrieb:
> ich habe nur eine herausgegriffen.
Ja, dann dürfte es wohl klar sein: oper kennt nur zwei Werte

          oper  <= "000001";

          oper  <= "000000";

Weil du aber mit einer steigenden Flanke erst mal 6 Flipflops 
beschrieben hast:

      IF rising_edge(clk) THEN
          oper  <= "000001";

sagt dir der Synthesizer mit der Warnung, dass die meisten davon 
konstant und daher überflüssig sind.