Xilinx FPGA XC5206 - Wie clock ausgeben?

[Peter K. (kloetpatra)]

Hi, ich scheitere gerade daran den internen clock als Eingang zu 
verwenden. Geht das überhaupt?

mein test sieht so aus

library IEEE;
use IEEE.std_logic_1164.all;

entity clkgen is
    port (
      CLOCK: in  STD_LOGIC;
        Q0:  out STD_LOGIC;
    );
end clkgen;

architecture clkgen_arch of clkgen is
signal state : std_logic := '0';
begin
  Q0 <= '0';
  process (CLOCK)
  begin
    if CLOCK='1' and CLOCK'event then
      if state='1' then
        state <= '0';
        Q0 <= '1';
      else
        state <= '1';
        Q0 <= '0';
      end if;
    end if;
  end process;
end clkgen_arch;

Und meine UCF datei:

NET "Q0" LOC="P50";
NET "CLOCK" PERIOD = 500ns;

Ich vermute das ist nur die "Abtastfrequenz".
Kann mir jemand weiterhelfen?

[Cihan K. (lazoboy61)]

Peter Krause schrieb:
> port (
>       CLOCK: in  STD_LOGIC;
>         Q0:  out STD_LOGIC;
>     );

Als erstes hast du in deiner entity einen Fehler. Das Semikolon von Q0 
muss weg.

Peter Krause schrieb:
> Q0 <= '0';
>   process (CLOCK)
>   begin
>     if CLOCK='1' and CLOCK'event then
>       if state='1' then
>         state <= '0';
>         Q0 <= '1';
>       else
>         state <= '1';
>         Q0 <= '0';
>       end if;
>     end if;
>   end process;

Als nächstes hast du Q0 sowohl innerhalb eines Prozesses als auch 
außerhalb gesetzt. Das führt zu Multisource, also nicht synthesierbar.

Was willst du eigentlich denn machen. Einfach die Clock auf Q0 ausgeben 
oder Clock/2 auf Q0. Erkläre mal bitte dein Vorhaben.

Cihan

[Cihan K. (lazoboy61)]

Peter Krause schrieb:
> Und meine UCF datei:NET "Q0" LOC="P50";
> NET "CLOCK" PERIOD = 500ns;

Außerdem, willst du das Design später auf ein FPGA raufladen, dann musst 
du für CLOCK noch eine LOC angeben, woher soll er die Clock denn holen, 
na aus einem ext. Quarz z.B.

Und mache deine Clock Angabe am besten so ähnlich:
NET "CLK" LOC = ...;
NET "CLK" TNM_NET = CLK;
TIMESPEC TS_CLK = PERIOD "CLK" 10 ns HIGH 50%;

Die 50% gibt das Tastverhältnis an, sollte bei er Clock auch drin sein 
in der UCF.

Cihan

[Peter K. (kloetpatra)]

Hallo Danke für die Tipps. Ich möchte kein externes signal als takt 
verwenden sondern den internen vom FPGA. Der Takt soll einfach an einem 
Pin ausgegeben werden und evtl noch verlangsamt werden um später eine 
LED blinken zu lassen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Krause schrieb:
> Der Takt soll einfach an einem Pin ausgegeben werden
Das geht so:
Q0 <= CLOCK;
(Das ist zwar quick 'n dirty, reicht aber für erste Funktionstests)

> und evtl noch verlangsamt werden um später eine LED blinken zu lassen.
Sieh dir das mal an:
http://www.lothar-miller.de/s9y/archives/80-Hello-World!.html

[Peter K. (kloetpatra)]

Wie ich ihn ausgebe weiß ich. Ich weiß nicht wie ich den internen Takt 
dafür verwende.... Ich habe kein Taktgenerator am FPGA angeschlossen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Krause schrieb:
> Ich weiß nicht wie ich den internen Takt dafür verwende....
Welchen internen Takt?

> Ich habe kein Taktgenerator am FPGA angeschlossen.
Das wirst du aber müssen.

[Peter K. (kloetpatra)]

Irgendwie klappt es immer noch nicht.
Ich habe jetzt einen 10MHz Oszillator an GCK3 (Pin 84).
Orientiert habe ich mich am tutorial 
http://www.lothar-miller.de/s9y/archives/80-Hello-World!.html

Ich habe es sowohl wie im Tutorial ohne Sensitivity-Liste mit "wait 
until" als auch wie hier mit Sensitivity-Liste probiert. Bei beiden 
varianten scheint es so als ob er keine Flanke registriert.
Die Zustände sind dauerhaft:
  Q0 HIGH (Pullup)
  Q1 LOW (Pullup)
  Q2 HIGH
  Q3 LOW

Laut Simulation müsste es aber gehen...
Was mach ich denn falsch?

Und warum muss ich denn die Periodenzeit angeben wenn ich eh den Takt 
von GCK3 hole?

UCF:

NET "Q0" LOC = "P40";
NET "Q1" LOC = "P44";
NET "Q2" LOC = "P50";
NET "Q3" LOC = "P53";
NET "CLOCK" LOC = "P84";
NET "CLOCK" PERIOD = 100ns HIGH 50 %;
NET "CLOCK" TNM_NET = "CLOCK";

led.vhd:

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.NUMERIC_STD.ALL; 
 
entity led is 
    Port ( CLOCK  : in  STD_LOGIC; 
           Q0:  out STD_LOGIC;
           Q1:  out STD_LOGIC;
           Q2:  out STD_LOGIC;
           Q3:  out STD_LOGIC
    ); 
end led; 
 
architecture led_arch of led is 

signal c : integer range 0 to 124 := 0;
signal x : std_logic;  

begin
   process (CLOCK) begin
      Q2 <= '1';
      if CLOCK='1' and CLOCK'event then
        if (c < 124 ) then
          c <= c+1;                -- wenn kleiner: c weiterzählen 
          x <= '0';
          Q3 <= '0';
        else                       -- wenn Zählerende erreicht: 
          c <= 0;                  -- Zähler c zurücksetzen 
          x <= '1';                -- und Zähler x hochzählen 
          Q3 <= '1';
        end if;
      end if; 
   end process;
   Q1 <= '0'; 
   Q0 <= x;    -- Signal x an LED ausgeben
    
end led_arch;

[Cihan K. (lazoboy61)]

Q1 und Q2 hat der synthesierer bestimmt wegoptimiert, da diese sich nie 
ändern.

Welchen FPGA hast du denn? Kann es vielleicht sein, dass du dir 
Port-Angaben in der UCF falsch hast? Zumindest der P84, wo die Clock 
eingelesen wird?

Cihan

[Cihan K. (lazoboy61)]

Und was ich gerade auch noch sehe:

...
   process begin  
      wait until rising_edge(clk); -- warten bis zum nächsten Takt 
      if (c<24999999) then         -- 0…24999999 = 25000000 Takte = 1/2 Sekunde bei 50MHz 
          c <= c+1;                -- wenn kleiner: weiterzählen 
      else                         -- wenn Zählerende erreicht: 
          c <= 0;                  -- Zähler zurücksetzen 
          x <= not x;              -- und Signal x togglen 
      end if; 
   end process; 
   led <= x;                       -- Signal x an LED ausgeben 
end Behavioral;

Mache das mit x mal genauso wie es Lothar gemacht hat, sonst hast du, so 
wie du es beschrieben hast, den x nur für einen Takt auf High. Der Q3 
natürlich ebenso.

Cihan

[hiall (Gast)]

wenn x nur 1 Takt high ist siehst du es nicht

[Cihan K. (lazoboy61)]

hiall schrieb:
> wenn x nur 1 Takt high ist siehst du es nicht

mit bloßem Auge nicht, aber den Impuls würde er auf dem Oszilloskopen 
sehen. Evtl. fügt er Chipscope ein und sieht sogar was intern im FPGA 
abgeht.

Cihan

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Krause schrieb:
> Laut Simulation müsste es aber gehen...
Wie sieht die denn aus?

> Und warum muss ich denn die Periodenzeit angeben wenn ich eh den Takt
> von GCK3 hole?
Da gibst du nicht die Periodenzeit an, sondern das, was du von der 
Toolchain mindestens erwartest. Damit gibst du der Toolchain eine 
Einschränkung (=Constraint), damit die das Design nicht aus Versehen 
unendlich langsam macht und damit zufrieden ist...

[Peter K. (kloetpatra)]

Also mittlerweile hab ich so einiges herausgefunden.
Es geht sehr wohl auch ohne externen Takt. Das Interne Taktsignal läuft 
mit 12MHz und lässt sich über das Macro OSC3 benutzen. Dazu gibt es ein 
paar Argumente um den Divider einzustellen.

Warum es nicht ging, lag einfach daran, dass noch (1-2) Taktflanken vom 
JTAG-Programmer gefehlt haben damit der FPGA richtig los läuft.

[Georg A. (georga)]

Wenn du genug rumgespielt hast, solltest du evtl. überlegen, mal auf ein 
aktuelleres FPGA (Spartan6 oder so) umzusteigen. Die XC5* sind so 15 
Jahre alt. Da ein FPGA-Jahr wie ein Hundejahr gerechnet wird, fallen sie 
eigentlich schon unter Denkmalschutz und du müsstest sie in einem Museum 
abgeben ;)

Solange du bei Xilinx bleibst, musst du auch nicht gross umdenken.