Sample&Hold Frequenzberechnung

[Simon V. (brainado)]

grüß euch leute, helft mir mal schnell..
es geht um sample-hold..
ich komm einfach nicht auf die formel mit der ich hier auf max 3Hz 
komme:

Unter konstantem Eingangssignal ist ein Signal gemeint, das sich 
innerhalb der Konversionszeit maximal um die halbe Höhe der kleinsten 
Stufe des AD-Wandlers ändert.
Angenommen ein Signal wird mit einem 10-Bit-ADC digitalisiert, der eine 
Konversionszeit von 100 μs und einen Eingangsspannungsbereich von 5 V 
aufweist. Die kleinste Stufe entspricht also 5/1024 = 4.9 mV. In diesem 
Fall darf sich die Eingangsspannung innerhalb von 100 μs nicht um mehr 
als 2.45 mV ändern, um ein Ergebnis mit 10 Bit Genauigkeit zu erhalten. 
Angenommen, das Eingangssignal nützt den vollen Eingangsspannungsbereich 
von 5 V aus, so darf dieses Signal eine Frequenz von höchstens etwa 3 Hz 
(!) besitzen, wenn diese Bedingung erfüllt sein soll.

mfg & danke schonmal :)

[Achim S. (Gast)]

ist das so? Ich kam bei deinen Vorgaben jetzt auf 1,5Hz, aber kann schon 
sein, dass ich einen Faktor 2 übersehen habe.

Dein maximal erlaubtes du/dt beträgt 2,45mV/100µs. Die maximale Steigung 
hat ein Sinussignal beim Nulldurchgang, der Wert hängt von der Amplitude 
und von der Frequenz ab (einfach û sin(2 pi f t) nach t ableiten). Damit 
kannst du dir f_max ausrechnen.

[Udo S. (urschmitt)]

Wann ist Abgabeschluss :-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Simon Vötsch schrieb:
> Die kleinste Stufe entspricht also 5/1024 = 4.9 mV. In diesem
> Fall darf sich die Eingangsspannung innerhalb von 100 μs
> nicht um mehr als 2.45 mV ändern,
Warum? Wie kommst du da auf den Faktor 1/2?

Und: was hat das Ganze mit VHDL und FPGAs zu tun?

[Achim S. (Gast)]

Lothar Miller schrieb:
> Warum? Wie kommst du da auf den Faktor 1/2?

der Faktor 1/2 kommt hierher:

Simon Vötsch schrieb:
> um die halbe Höhe der kleinsten
> Stufe des AD-Wandlers ändert

Lothar Miller schrieb:
> Und: was hat das Ganze mit VHDL und FPGAs zu tun?

Tja, die Antwort darauf kenne ich auch nicht...

[aeMKai (Gast)]

Simon Vötsch schrieb:
> In diesem
> Fall darf sich die Eingangsspannung innerhalb von 100 μs nicht um mehr
> als 2.45 mV ändern

Wenn schon, dann +-2,45 mV, da sichder Wert in beide Richtungen ändern 
kann - damit bist du dann wieder bei 4,9 mV, dem (theoretischen) Umfang 
einer Quantisierungsstufe.

So pauschal darf man das aber auch nicht sagen.
Es kommt eher drauf an, dass das Eingangssignal nicht in den Bereich der 
nächsten Quantisierungsstufe kommst - du gehst jetzt davon aus, dass 
dein Eingangssignal genau in der Mitte derselbsen liegt, dem wird aber 
in der Praxis nicht so sein. Auch haben in real die Quantisierungsstufen 
nicht exakt den gleichen Umfang.

[Achim S. (Gast)]

aeMKai schrieb:
> So pauschal darf man das aber auch nicht sagen.
> Es kommt eher drauf an, dass das Eingangssignal nicht in den Bereich der
> nächsten Quantisierungsstufe kommst - du gehst jetzt davon aus, dass
> dein Eingangssignal genau in der Mitte derselbsen liegt, dem wird aber
> in der Praxis nicht so sein. Auch haben in real die Quantisierungsstufen
> nicht exakt den gleichen Umfang.

das ist bitter für Simon, denn das bedeutet, dass seine Aufgabe 
praktisch unlösbar ist ;-)

Bei der Aufgabenstellung geht es ja nicht darum, dass das letzte Bit 
nicht wackeln soll. Es geht darum, dass im Prinzip viele 
ADC-Architekturen einen großen Fehler machen können (bis zur Hälfte des 
Eingangsspannungsbereichs), wenn sich während der Umsetzzeit das 
Eingangssignal um mehr als ein Quantisierungsintervall ändert. (siehe 
z.B. Seite 2.24 in
http://www.analog.com/library/analogDialogue/archives/39-06/Chapter%202%20Sampled%20Data%20Systems%20F.pdf)

Im echten Leben spielt das schon deshalb kaum mehr eine Rolle, weil 
heutzutage die meisten ADCs den S&H eingebaut haben.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Simon Vötsch schrieb:
> Unter konstantem Eingangssignal ist ein Signal gemeint, das sich
> innerhalb der Konversionszeit maximal um die halbe Höhe der kleinsten
> Stufe des AD-Wandlers ändert.
Seltsame Festlegung...   :-/
Na ok, dann eben nochmal 6 dB Dämpfung mit einkalkuliert.

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Simon Vötsch schrieb:
> das sich
> innerhalb der Konversionszeit maximal um die halbe Höhe der kleinsten
> Stufe des AD-Wandlers ändert

Bei ADC gibt es eine Acquisition Time und eine Conversion Time. Während 
der Acquisition Time muss das Eingangssignal konstant sein, weil ein C 
damit aufgeladen wird. Während der Conversion Time wird der analoge Wert 
in einen digitalen Wert konvertiert.

Ok, bei Gigasample ADCs mögen Acquisition Time und Conversion Time 
dasselbe sein, bei dem Beispiel glaube ich es nicht. Darum sieh mal 
nach, wie groß die Acquisition Time ist.

Tom

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas Reinemann schrieb:
> Bei ADC gibt es eine Acquisition Time und eine Conversion Time.
Ich vermute, dass es in diesem Rechenbeispiel hier gar keine 
Sample-Stufe gibt, sondern der Analogwert quasi "direkt" in den 
SAR-Wandler gehen soll.

Die Praxis sieht da natürlich anders aus, weil keine 
Spannungsverhältnisse, sondern Ladungsverhältnisse mit geschalteten 
Kondensatoren ermittelt werden...