Xilinx TIG für einzelnen Pfad

[pks (Gast)]

Hallo,

ich verzweifle regelmäßig an der Xilinx Constraint-Syntax und die Jungs, 
die die User-Guides schreiben sprechen irgendwie ne andere Sprache als 
ich :-)

Ich habe z.B. folgendes Konstrukt:

signal s    : std_logic;
signal s_d0 : std_logic;
signal s_d1 : std_logic;

...

P_CLK1 : process (CLK1)
  begin  
    if (CLK1'event and CLK1 = '1') then
      if (RST1_N = '0') then
        s <= '0';
      else
        s <= <irgendwas>;       
      end if;
    end if;
  end process P_CLK1;

P_CLK2 : process (CLK2)
  begin  
    if (CLK2'event and CLK2 = '1') then
      if (RST2_N = '0') then
        s_d0 <= '0';
        s_d1 <= '0';
      else
        s_d0 <= s;
        s_d1 <= s_d0;     
      end if;
    end if;
  end process P_CLK2;

Und möchte ein dediziertes TIG für den Pfad s --> s_d0 setzen.
Wie wird das gemacht?

[pks (Gast)]

Ich habs jetzt mal in der Form gemacht:

NET "../s" TNM_NET = "TG_s";
NET "../s_d0" TNM_NET = "TG_s_d0";
TIMESPEC TS_TIG_s_sd0 = FROM "TG_s" TO "TG_s_d0" TIG;

Selstamerweise finde ich im Timing-Report unter diesem Constraint den 
Pfad von s_d0 nach s_d1.

[Daniel M. (daniel__m)]

Versuch mal

INST "../s" TNM = "TG_s";
INST "../s_d0" TNM = "TG_s_d0";
TIMESPEC TS_TIG_s_sd0 = FROM "TG_s" TO "TG_s_d0" TIG;

Wie hat den die Synthese s_d0 und s_d1 umgesetzt? Evtl. hat sie ein 
Shift-Register gebildet.

PS: versuche high-aktive Steuersignale für CE und RST zu nehmen. Im 
allg. sind diese im FPGA high-aktiv und bei low-aktiver Beschreibung 
muss immer erst ein Inverter vorgeschaltet werden.

[pks (Gast)]

Daniel M. schrieb:
> Wie hat den die Synthese s_d0 und s_d1 umgesetzt? Evtl. hat sie ein
> Shift-Register gebildet.

Würde das denn das Phänomen mit dem falschen Pfad erklären?

> PS: versuche high-aktive Steuersignale für CE und RST zu nehmen. Im
> allg. sind diese im FPGA high-aktiv und bei low-aktiver Beschreibung
> muss immer erst ein Inverter vorgeschaltet werden.

Warum ist denn der low-akrive Reset so verbreitet? Ein Relikt der 
ASIC-Entwicklung?

[pks (Gast)]

Daniel M. schrieb:
> Versuch mal
> INST "../s" TNM = "TG_s";
> INST "../s_d0" TNM = "TG_s_d0";
> TIMESPEC TS_TIG_s_sd0 = FROM "TG_s" TO "TG_s_d0" TIG;

Hab ich auch schon - gleiches Ergebnis.

[daniel__m (Gast)]

pks schrieb:
> Warum ist denn der low-akrive Reset so verbreitet? Ein Relikt der
> ASIC-Entwicklung?

Vermutlich lässt sich so ein Power-On-Reset besser realisieren.

pks schrieb:
> Hab ich auch schon - gleiches Ergebnis

Bei dem Timing-Report gibt es eine Option (welche weiss ich jetzt nicht 
aus dem Kopf), welche bewirkt, dass zu jedem Timespec, Timingname etc. 
die zugehörigen Instanzen aufgelistet werden. Evtl. sieht man dort 
mehr...

gruß