SignalTap: Manche Nodes nicht in NodeFinder gelistet

[Jimmy (Gast)]

Hallo allerseits,

ich habe ein Design in Verilog, das diverse Register deklariert.

Wenn ich nun das Design in Quartus kompiliere und versuche diese 
Register in SignalTap mittels des NodeFinder und Signal Tap: 
pre-synthesis Filter hinzufügen, dann stelle ich komischerweise fest, 
dass manche deklarierte Register angezeigt werden im NodeFinder, manche 
nicht!

Kann mir das jemand bitte erklären?

Das hatte ich bis jetzt noch nicht... :S

Warum werden nicht alle Register aufgelistet?

Innerhalb meines Verilog Designs werden die Register durchaus auch 
benutzt, das heißt ihre Werte werden geschrieben und gelesen.

Das heißt, Redundanz als Grund nicht gelistet zu werden fällt schon mal 
weg.

Hoffe ihr habt ne Idee.

Vielen Dank.

Jimmy

[Jimmy (Gast)]

Ich habe das Gefühl, dass SignalTap irgendwie die Updates im Design 
nicht mitkriegt.

Wenn ich zum Beispiel den Modulenname ändere, dann wird mir immer noch 
der alte Modulenname angezeigt.

Gibt es irgendwo ein Refresh oder so in SignalTap?

[Klaus (Gast)]

Jimmy schrieb:
> Wenn ich zum Beispiel den Modulenname ändere, dann wird mir immer noch
> der alte Modulenname angezeigt.

Hast du die Synthese zwischenzeitlich neu gestartet? Erst dann kannst du 
geänderte Signale im SignalTap finden (wenn du in der Presynthesis 
Netzliste suchst).