Maximaler Load am clock?

[Frank Schäfer (Gast)]

Hallo,

ich habe für meinen FPGA am Borad einen clock den ich als Taktgeber für 
das gesamte Design benutze. Das heisst, der clock wird als Takgeber für 
den FPGA selber verwendet und auch als Quelle für verschiedene externe 
Devices, die mir die zu verarbeitenden Signal liefern.

Ich habe nun den Eindruck, dass wenn ich zuviel an die clock anschliese, 
dass mein VHDL Design dann nicht mehr richtig arbeitet.
Mit Chipscope sieht es so aus, dass der Takt für verschiedene Bereich 
auf dem FPGA sporadisch nichtkorrekt funktioniert. Sprich plötzlich 
bleibt der Takt für längere Zeit auf '0'oder '1'hängen oder hat auch mal 
kürzere aussetzer. Allerdings gilt dass nicht für den kopmletten FPGA 
auf einmal sondern immer nur für einzelne Teilbereiche.

Könnte es sein dass bei einer zu grossen Last der clock in die Knie geht 
und nicht mehr alle Teile richtig versorgen kann?

Weiss jemand wie ich feststellen kann ob es wirklich an der zu grossen 
Last liegt?

Was könnte ich in einem solchen Fall dagegen machen?

Danke und viele Grüße
Frank

[berndl (Gast)]

Clock rein ins FPGA, dann in eine PLL (DCM, DLL, whatever), und aus 
dieser PLL dann die Logik versorgen (auch wenn's die gleiche Frequenz 
wie die externe Clock ist). Es gibt da ja dann auch noch ein Signal 
'locked' von der PLL, das sollte immer stabil sein...

[Lattice User (Gast)]

Ein FPGA hat dedizierte Clocktrees die den ganzen FPGA versorgen können, 
da gibt es keine maximale Last. Vorrausetzung die ankommende externe 
Clock ist am richtigen Pin angeschlossen.

Ich wtte dein Problem hat mit keinen bzw falschen oder unvollständigen 
Timingconstraints zu tun.

[Frank Schäfer (Gast)]

Danke schon mal für die schnellen Antworten.

berndl:
Reichte es nicht einfach einen DCM anstatt dem PLL zu verwerden?

Lattice User:
Wie genau hängt das Problem mit den Timingconstraints zusammen?

[Omega (Gast)]

Mein Gefühl sagt, dass du ein massives Layoutproblem hast:

Frank Schäfer schrieb:
> Das heisst, der clock wird als Takgeber für
> den FPGA selber verwendet und auch als Quelle für verschiedene externe
> Devices

Eine Clock-Leitung ist was sehr sensibles. Da man nicht mehr über deinen 
Schaltplan und auch Layout weiß kann man nur vermuten, dass du dir 
Glitches oder Ähnliches am Clock einfängst, da
- die Clock-Distribution Sternförmig ist
- die Impedanzen dafür nicht angepasst sind
- die Enden nicht terminiert
- und und und

Frank Schäfer schrieb:
> Ich habe nun den Eindruck, dass wenn ich zuviel an die clock anschliese,
> dass mein VHDL Design dann nicht mehr richtig arbeitet.

Ich interpretiere daraus, dass du hier ICs ein-/ausgelötet hast, oder 
soweit deaktivieren konntest, dass die Clock IOs der ICs High Impedance 
sind.
Aber wenn du ICs auslöten musst, damit das FPGA Design funktioniert, das 
schreit meiner Meinung nach, entweder nach einen Power Problem, oder in 
deinem Fall nach einem Clock Problem.

Falls du deine Geschichte veröffentlichen darfst, würde ich dich bitten 
den Schaltplan und das Layout anzuhängen.


Grüße