Forum: FPGA, VHDL & Co. ISE Optimierung ausschalten


von René D. (Firma: www.dossmatik.de) (dose)


Lesenswert?

Ich habe ein  Design für ein Spartan6-16 und das passt da locker rein.

Zum Testen habe ich jetzt einen Spartan6-45 da passt das Design gleich 
mehr fach rein. Leider macht es keinen Spaß mehr, weil das Fitten auch 
wesentlich länger braucht.




Wie kann ich die Optimierungen abschalten/ einstellen, damit das Fitten 
nicht viel länger braucht?

von Mike (Gast)


Lesenswert?

Du baust Dir eine eigene Designs trategie (file) auf der Basis von 
"minimumruntime" und wirst dann zusätlzich, wenn nötig, solche dinge wie 
Register retiming und Lut in Rams, trim signals etc raus. Auch BRAM 
packing, LUT combining und ähnliches raus oder auf "aus" stellen.

Dann in der Synthese wie im Mapper die efforts auf normal und die Goals 
auf balanced.

Das ding dann speichern und applizieren.

von Klaus Könner (Gast)


Lesenswert?

René D. schrieb:
> Ich habe ein  Design für ein Spartan6-16 und das passt da locker rein.
>
> Zum Testen habe ich jetzt einen Spartan6-45 da passt das Design gleich
> mehr fach rein. Leider macht es keinen Spaß mehr, weil das Fitten auch
> wesentlich länger braucht.
>
>
>
>
> Wie kann ich die Optimierungen abschalten/ einstellen, damit das Fitten
> nicht viel länger braucht?

beim XST kannst du das optimierungsziel vorgeben (area/timing) und den 
Optimierungslevel (-opt_mode -opt_level) und ein paar kleinteiliger 
optimierungen (-optimize_primitive, -resource_sharing)

Ebenso beim Map und par

Das ist auf mehreren menus verstreut (ISE) rsp. commandlinetools 
(makefile) verstreut.

par: placerlevel -pl [std|med|high]
     routerlevel -rl [std|med|high]


map: covermode:  -cm [area|timing|balanced]

Details weiss die Doku.
MfG,

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.