Hallo zusammen,
ich habe folgendes Problem.
Ich habe drei entity, mit je einem INOUT Port u.a.
1 | entity Entity1 is
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2 | port (
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3 | Port1 : INOUT std_logic;
|
4 | );
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5 | end entity Entity1;
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6 | -------------------------------
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7 | entity Entity2 is
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8 | port (
|
9 | Port2 : INOUT std_logic;
|
10 | );
|
11 | end entity Entity1;
|
12 | -------------------------------
|
13 | entity Entity3 is
|
14 | port (
|
15 | Port3 : INOUT std_logic;
|
16 | );
|
17 | end entity Entity1;
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Nun möchte ich im Topfile diese drei Entity instanziieren und mit Hilfe
eines Signals immer zwei miteinander verknüpfen. Dazu erstelle ich mir
einen Mux, der ebenfalls im Topfile instanziiert wird und die
Umschaltung regelt.
1 | entity Mux is
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2 | port (
|
3 | signal: IN std_logic;
|
4 | Port1 : INOUT std_logic;
|
5 | Port2 : INOUT std_logic;
|
6 | Port3 : INOUT std_logic;
|
7 | );
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8 | end entity Mux ;
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9 | architecture rtl of Mux is
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10 | begin
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11 | if signal = '1' then
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12 | Port2 <= Port1;
|
13 | else
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14 | Port3 <= Port1;
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15 | end if;
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16 | end architecture rtl;
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Da nun alle Signale bidirektional sind, gewinne ich ja durch die
Zuweisung in der if-Abfrage nichts, denn das dürfte ja immer nur in eine
Richtung funktionieren.
Wie kann ich diese bidirektionalen Signale verknüpfen, so dass sie in
beide Richtungen verknüpft sind?
Vielleicht so?
1 | if signal = '1' then
|
2 | Port2 <= Port1;
|
3 | Port1 <= Port2;
|
4 | else
|
5 | Port3 <= Port1;
|
6 | Port1 <= Port3;
|
7 | end if;
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Oder anders gefragt:
Wie beschreibe ich eine bidirektionale 1zu1 Verbindung in VHDL?
Vielen Dank!
André
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