Verilog: Anfängerproblem

[Peter Reither (Gast)]

Hi!

Gerade arbeite ich mich ein wenig in Verilog ein. Dazu habe ich ein 
Modul geschrieben, welches eine x86 Adresse mit Adresse und Segment 
berechnen soll. Dazu habe ich folgenden Code geschrieben:

module AddressGenerator(inAddr,inSeg,outAddr,enable);
  input [15:0] inAddr;
  input [15:0] inSeg;
  output [19:0] outAddr;
  input enable;
  //result = (segment * 10h) + addr
  assign outAddr = (enable) ? ({inSeg,1'b0} + inAddr) : 20'bz;
  
  initial $monitor("Addr: %h, Seg: %h, Enable: %d, Out: %h",inAddr,inSeg,enable,outAddr);
   
endmodule

Test für Modul:

    reg [15:0] inAddr;
    reg [15:0] inSeg;
    wire [19:0] outAddr;
    wire enable;
    assign enable = 1;
    
    AddressGenerator ag(inAddr,inSeg,outAddr,enable);
    
    initial begin
        inAddr = 16'h0;
        inSeg = 16'h0;
        #5
        inAddr = 16'hAB;
        #5 inSeg = 16'h230;
    end

Im zweiten Teil sollte das Ergebnis '0x23AB' sein ((0x230 * 0x10) + 0xAB 
= 0x23AB). Leider zeigt mir ModelSim folgenden Output an:

# Addr: 0000, Seg: 0000, Enable: 1, Out: 00000
# Addr: 00ab, Seg: 0000, Enable: 1, Out: 000ab
# Addr: 00ab, Seg: 0230, Enable: 1, Out: 0050b

habt ihr eine Idee wo das Problem liegen kann?

Danke im Voraus!

[Lattice User (Gast)]

assign outAddr = (enable) ? ({inSeg,4'b0} + inAddr) : 20'bz;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lattice User schrieb:
> {inSeg,4'b0}
Ach, so sieht eine Concatenation aus.
http://www.utdallas.edu/~kad056000/index_files/verilog/replication.html
Jungs, so werde ich nebenher noch Verilog lernen...  ;-)

[Peter Reither (Gast)]

Lattice User schrieb:
> assign outAddr = (enable) ? ({inSeg,4'b0} + inAddr) : 20'bz;

Natürlich, wie dumm von mir. Das ist diese Art Fehler wo man anfängt an 
seinem eigenen Verstand zu zweifeln, danke!