Hallo mc-Community! Es geht um den Einfluss der Spannung Uds auf den Stromfluss durch den JFET. Ich verstehe, dass die Raumladungszonen mit steigender Uds vergrößert werden, wodurch sich der leitende Kanal dazwischen wiederum verengt. Nun habe ich da irgendwo einen Denkfehler: meiner Meinung nach müsste der Kanal gänzlich abgeschnürt werden und der Strom auf 0 sinken, wenn man die Spannung Uds weiter erhöht. Das ist aber anscheinend nicht der Fall, denn die Breite des Kanals wird nur FAST 0. Warum ist das so? MfG Philipp
>Warum ist das so?
Welchen Kennlinienbereich meinst du denn jetzt konkret?
Ich meine den Sättigungsbereich im Ausgangskennlinienfeld, wo der Strom mit der Spannungs Uds nicht mehr/nur mehr gering ansteigt. Physikalisch gesehen wird da der Kanal im JFET fast gänzlich abgeschnürt und deswegen kann der Strom nicht mehr ansteigen. Das verstehe ich übrigens auch nicht ganz, warum der mit steigender Spannung nicht ansteigt. Primär geht's aber darum: Der Kanal wird nicht ganz abgeschnürt. Warum? Ab einem bestimmten Wert von Ugs passiert das ja auch.
Leistungselektronische Bauelemente, Volume 3 By Dierk Schröder Seiten 430 ff insbesondere 432 http://books.google.de/books?id=W8Dgz9BOdkkC&pg=PA432
Danke für den Link, wirklich schlau werde ich daraus auch nicht. Hab heute meinen Prof gefragt und der hats auch nicht gewusst, weil die Antwort einfach nicht trivial ist. Mit Computersimulationen kann man zeigen, dass der Kanal einfach offen bleibt. Für eine einleuchtende Erklärung müsste man sich intensiv damit beschäftigen und das will weder er noch ich ^^. Trotzdem danke. MfG
Kann man die Beiträge hier nicht editieren? Wollte noch hinzufügen, dass er in einem dicken Wälzer nachgeschaut hat, wovon er einiges für sein Skriptum verwendet. Da steht zwar etwas drin, aber keine handfeste Erklärung. Schon schwach irgendwie, dass man das nicht verstehen "darf" ^^.
Philipp schrieb: > Nun habe ich da irgendwo einen Denkfehler: meiner Meinung nach müsste > der Kanal gänzlich abgeschnürt werden und der Strom auf 0 sinken, wenn > man die Spannung Uds weiter erhöht. Das ist aber anscheinend nicht der > Fall, denn die Breite des Kanals wird nur FAST 0. > > Warum ist das so? Ein Strom fließt auch bei "kompletter" Abschnürung. Wesentlich ist das E-Feld zwischen Source und pinch-off Punkt. Egal wo der pinch-off Punkt zwischen Source und Drain liegt, fließen in etwa die gleiche Anzahl Elektronen pro Zeitintervall von S zum pinch-off Punkt und weiter zur Drain (n-FET). Das ist im Prinzip beim J-FET wie beim MOS-FET. Vereinfacht, aber anschaulich in diesem Applet (mit VDS und VGS spielen): http://www-g.eng.cam.ac.uk/mmg/teaching/linearcircuits/mosfet.html oder page 8 http://ocw.mit.edu/courses/electrical-engineering-and-computer-science/6-012-microelectronic-devices-and-circuits-fall-2005/lecture-notes/lecture10annotat.pdf
alesi schrieb: > Vereinfacht, aber anschaulich in diesem Applet (mit VDS und VGS > spielen): Nachtrag: Die App gibt es auch für J-FET http://www-g.eng.cam.ac.uk/mmg/teaching/linearcircuits/jfet.html
alesi schrieb: > alesi schrieb: >> Vereinfacht, aber anschaulich in diesem Applet (mit VDS und VGS Du bist gut, die Frage wird nicht beantwortet und das Gegenteil behauptet, "the channel is completely constricted so that no current can flow"
test_ignore schrieb: > Du bist gut, die Frage wird nicht beantwortet und das Gegenteil > behauptet, Bloed formuliert, auf Reststroeme denen die Frage gilt, wird nicht eingegangen.
.."Wird UGS konstant gehalten und UDS erhöht, so dehnt sich die Raumladungszone zum Drain-Kontakt hin immer weiter in die leitende Kanalschicht aus bis schließlich die Ausdehnung der Raumladungszone fast der Kanaldicke entspricht (---). In dem verbleibenden Kanal herrschen hohe Stromdichten und Feldstärken, d.h. UDS fällt überwiegend über diesem Bereich ab und ID bleibt damit weitgehend konstant. Es kommt damit wieder - wie im Fall des MOSFET - zur Sättigung des Stromes."
alesi schrieb: > Nachtrag: Die App gibt es auch für J-FET > > http://www-g.eng.cam.ac.uk/mmg/teaching/linearcirc... Beim J-FET mit VGS = 0 V und VDS = 5 V steht als Kommentar: "It is not possible for the depletion region to completely constrict the channel because then the drain current would vanish and there would no longer be a higher reverse bias at the drain end." Die Anfangsfrage gilt nicht (parasitären) Restströmen, sondern dem Sättigungstrom bei VDS > VGS - VT.
alesi schrieb: > Die Anfangsfrage gilt nicht (parasitären) Restströmen, > sondern dem Sättigungstrom bei VDS > VGS - VT. Habe es gemerkt da war aber schon alles zu spaet, > Es geht um den Einfluss der Spannung Uds auf den Stromfluss durch den > JFET. Ich verstehe, dass die Raumladungszonen mit steigender Uds > vergrößert werden, wodurch sich der leitende Kanal dazwischen wiederum > verengt. Sorry!
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