Programmer : Verilog -> 0 : 1 ich verlier irgendwie.

[Adrian W. (koffeiniker)]

Das Problem:

ich will ein minimales memory management bauen. Dazu brauche ich ein 
Register welches ich vom Datenbus lesen und schreiben kann und welches 
seinen Wert tristate auf den Adressbus bzw. einiges Bits desselben 
packt.

Also baue ich dieses Modul:

`timescale 1ns / 1ps

module Register(
    inout [7:0] d,
    output [3:0] o,
    input rd,
    input wr,
    input cs,
    input enable,
   input res
    );

  reg [7:0] store;              // This register is holding the value.

  wire write;
  assign write = !cs & !wr;
  wire read;
  assign read = !cs & !rd;
  wire reset;
  assign reset = res;
  
  assign int_enable = enable;
  bufif1(o, store[3:0], int_enable);  // Define the tristate output for the banker

  // assign d = store;              // Read will always be assigned, but the tristate will control the output
  
  
  // Implement Read
  //
  bufif1(d, store, read);          // Define the tristate output for the read
  
  
  // Setup
  //
  initial
    begin
      store <= 8'h00;
    end
    
    
    
  // Implement reset
  //
  // reset is inverted, we act on the end of the reset-cycle.
  //
  always @(posedge reset)
    begin
      store[0] <= reset;          // Attempt to make the synthesizer shut up about warning 646.
      store <= 8'h00;
    end
    
    
  // Implement write
  // - cs will be low and ...
  //  - wr will become low
  //
  always @(posedge write)
    begin
      store[7:0] <= d[7:0];
    end


endmodule

Ich würde denken dass der initial den store initialisiert (was sicher 
auch anders ginge) und die always Blöcke je nach Änderung des Status den 
store ändern: die Signale für read und write sind denen üblicher SRAMs 
6264 oder so nachempfunden /CS, /RD, /WR (ist für alte Z80 CPUs).

Was ich glaube, gebaut zu haben ;-):

 - Lesen geht einfach über den bufif1 für den Datenbus. Wenn read 1 
wird, schaltet der bufif1 den store-Wert auf den Datenbus.
 - Schreiben geht über den always @(posedge write): wenn cs==0 und wr==0 
folgt write wird positiv. Auf dessen posedge wird dann der store-Wert 
vom Datenbus gesetzt.
 - Reset sollte am Ende des Reset-Zyklus also auf der posedge den store 
auf 0 setzen.

Eigentlich sollte das alles ganz einfach sein. Ist wohl eine 
Fehlannahme.

Als "main()", hust Top-Level-Module dienst erstmal ein Test:

`timescale 1ns / 1ps
`include "Register.v"

module Core (inout d, output [3:0] aout, input rd, input wr, input enable, input cs, input res);

  Register area_a(
    .d(d), 
    .o(aout), 
    .rd(rd), 
    .wr(wr), 
    .cs(cs), 
    .enable(enable), 
    .res(res)
  );

endmodule

Schick ich dass durch den Xilinx Webpack (und grad hab ich nix anderes), 
bekomme ich:

INFO:Xst:2679 - Register <store<0>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.

Und das für jede bit in store. Nun frag ich mich, was mach ich falsch. 
Hab schon versucht die Zuweisungen mit = statt mit <= zu machen: kein 
Effekt.

Beim Reset hatte ich mich schon gebissen, weil ISE meinte der würde 
nicht benutzt obwohl der in der aways-@ Bedingung verwendet wurde.

Ich hab irgendwie den Verdacht ich habe einen globalen Denkfehler 
gemacht und suche im Kreis ... also bitte ich um Eure Hilfe ... und 
Nachsicht, wenn es ein echter Penner-Fehler sein sollte. Vermutlich bin 
ich als C/C++/TCL/sonstwas Programmier auf irgendeinen generellen 
Unterschied zwischen Digital-Design und Programmierung reingefallen?!?

Vielen Dank im Voraus!

Adrian, koffeiniker



Hier das ganze log vom Webpack:

Started : "Synthesize - XST".
Running xst...
Command Line: xst -intstyle ise -ifn "C:/Xilinx Projects/CPLDBankswitcher/Core.xst" -ofn "C:/Xilinx Projects/CPLDBankswitcher/Core.syr"
Reading design: Core.prj

=========================================================================
*                          HDL Compilation                              *
=========================================================================
Compiling verilog file "Core.v" in library work
Compiling verilog include file "Register.v"
Module <Register> compiled
Module <Core> compiled
No errors in compilation
Analysis of file <"Core.prj"> succeeded.
 

=========================================================================
*                     Design Hierarchy Analysis                         *
=========================================================================
Analyzing hierarchy for module <Core> in library <work>.

Analyzing hierarchy for module <Register> in library <work>.


=========================================================================
*                            HDL Analysis                               *
=========================================================================
Analyzing top module <Core>.
Module <Core> is correct for synthesis.
 
Analyzing module <Register> in library <work>.
Module <Register> is correct for synthesis.
 

=========================================================================
*                           HDL Synthesis                               *
=========================================================================

Performing bidirectional port resolution...
INFO:Xst:2679 - Register <store<0>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<7>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<6>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<5>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<4>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<3>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<2>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.
INFO:Xst:2679 - Register <store<1>> in unit <Register> has a constant value of 0 during circuit operation. The register is replaced by logic.

Synthesizing Unit <Register>.
    Related source file is "Register.v".
    Found 8-bit tristate buffer for signal <d>.
    Found 4-bit tristate buffer for signal <o>.
    Found 8-bit register for signal <store>.
    Summary:
  inferred   8 D-type flip-flop(s).
  inferred  12 Tristate(s).
Unit <Register> synthesized.


Synthesizing Unit <Core>.
    Related source file is "Core.v".
Unit <Core> synthesized.


=========================================================================
HDL Synthesis Report

Macro Statistics
# Registers                                            : 8
 1-bit register                                        : 8
# Tristates                                            : 2
 4-bit tristate buffer                                 : 1
 8-bit tristate buffer                                 : 1

=========================================================================

=========================================================================
*                       Advanced HDL Synthesis                          *
=========================================================================


=========================================================================
Advanced HDL Synthesis Report

Macro Statistics
# Registers                                            : 8
 Flip-Flops                                            : 8

=========================================================================

=========================================================================
*                         Low Level Synthesis                           *
=========================================================================

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<7>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_7>
   Signal <area_a/store<7>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<6>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_6>
   Signal <area_a/store<6>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<5>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_5>
   Signal <area_a/store<5>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<4>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_4>
   Signal <area_a/store<4>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<3>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_3>
   Signal <area_a/store<3>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<2>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_2>
   Signal <area_a/store<2>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<1>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_1>
   Signal <area_a/store<1>> in Unit <Register> is assigned to GND

ERROR:Xst:528 - Multi-source in Unit <Register> on signal <store<0>>; this signal is connected to multiple drivers.
Drivers are: 
   Output signal of FD instance <area_a/store_0>
   Signal <area_a/store<0>> in Unit <Register> is assigned to GND


Total REAL time to Xst completion: 4.00 secs
Total CPU time to Xst completion: 4.44 secs
 
--> 

Total memory usage is 142376 kilobytes

Number of errors   :    8 (   0 filtered)
Number of warnings :    1 (   0 filtered)
Number of infos    :    8 (   0 filtered)


Process "Synthesize - XST" failed

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dein eigentliches Problem sind diese "Multi Source" Fehler: du treibst 
von mehreren Stellen auf das Signal store.

[Adrian W. (koffeiniker)]

Hmm, ich war davonb ausgegangen dass das Folgefehler sind.

Wenn ISE das Reg durch Logik ersetzt, also GND aufschaltet, bekomm ich 
dadurch eine neue zusätzliche Quelle. Wenn nun D wie gewünscht beim 
Write Daten da reinschiebt, hab ich den 2.

Also warum haut der ISE GND auf den Store?

Adrian

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Folgefehler
Das sind die einzigen Fehler. Das mit dem wegoptimierten Signal sind 
nicht mal Warnungen, sondern sogar nur Infos.

Mir fällt auf, dass in deinem Design nirgendwo ein 'Z' vorkommt: ein 
"normaler" Baustein muss seine Datenleitungen hochohmig schalten, wenn 
er beschrieben werden soll.

> Also warum haut der ISE GND auf den Store?
Weil das Signal mit dem Defaultwert 0 initialisiert wird, und wegen der 
Multisource später keinen anderen Wert mehr annehmen kann.

[Holger H. (holger-h-hennef)]

Adrian Wallaschek schrieb:
> Das Problem:
>
>
>
> ich will ein minimales memory management bauen. Dazu brauche ich ein
>
> Register welches ich vom Datenbus lesen und schreiben kann und welches
>
> seinen Wert tristate auf den Adressbus bzw. einiges Bits desselben
>
> packt.


@Adrian
Anhang: VERILOG_COND_TRISTATE.PNG
Das ist ein Muster in Verilog für conditional
Tristate.
Gruss Holger.

[Pille (Gast)]

Was soll dieses kindische rumgekritzel im Quellcode?

[ich (Gast)]

Um das nochmal deutlich zu machen, das ist dein Problem:

  initial
    begin
      store <= 8'h00;
  end

  always @(posedge reset)
    begin
      store[0] <= reset;
      store <= 8'h00;
    end
    
  always @(posedge write)
    begin
      store[7:0] <= d[7:0];
    end

Mach das vernünftig.
- initial ist nicht synthetisierbar, weg damit!
- arbeitest du absichtlich ohne Takt?
- Eine Zuweisung!

  always @(posedge reset or posedge write)
    begin
      if (reset)
        begin
          store <= 8'h00;
        end
      else if (write)
         begin    
           store[7:0] <= d[7:0];
         end
     end

Wenn du wirklich mit Tristate arbeiten willst, musst du am Output noch 
einen Mux einbauen, der entweder d oder 'z' durchschaltet, wie oben von 
Holger gezeigt.
Überlege dir aber nochmal genau, ob du mit Tristate arbeiten musst und 
ob du wirklich ohne Takt arbeiten willst.

[Adrian W. (koffeiniker)]

Hmm ich erinner mich, im Verilog Buch war initial auch zerissen worden.

Ich setz das alles mal um und melde mich ob ich Fortschritte mache.

Was den tristate betrifft ... ich hatte die Illusion das bufif1 das 
schon machen würde.

Ich mach das mal von Hand.

Gruß
Adrian