Constant Deklaration

[jojansen (Gast)]

Moin,
ich bin gerade bei meinem ersten VHDL Projekt und komme mit der 
'constant' deklaration nicht weiter.

constant verzögerungszeit : std_logic_vector (16 downto 0) := '96000';
Die Fehlermeldung ist: Syntax error near "'"

Wenn ich den Wert in Anführungszeichen setze (:="96000") oder ihn ohne 
was verwende (:= 96000), hagelt es auch in den anderen Teilen einen 
Haufen 'Syntax error'.
Die 96000 sollten eigentlich in die zugewiesenen 17bit reinpassen.
Mache ich da vielleicht einen grundlegenderen Fehler?
:-) Josh

[P. K. (pek)]

Versuch's mal so:

  constant C_VERZ: unsigned(16 downto 0) := to_unsigned(96000,17);

(std_logic_vector würde ich gar nicht benutzen, das erübrigt Dir die 
Casterei, wenn Du unsigned irgendwo brauchst, eg. Counters etc.)

[jojansen (Gast)]

Also in meinen Fall übersetzt dann so?:
constant verzögerungszeit: unsigned(16 downto 0) := 
to_unsigned(96000,17);

[jojansen (Gast)]

Damit bekomme ich wieder einen Haufen 'Syntax error'. Meckern tut er 
jetzt bei 'end process reset' und allen anderen 'process - end pocess' 
Blöcken.

reset: process (rst, rsti, i32khz, zähler)  --internes reset mit 3sek delay weitergeben
    constant verzögerungszeit: unsigned(16 downto 0) := to_unsigned(96000,17);
    --constant verzögerungszeit : std_logic_vector (16 downto 0) := '96000';
    begin 
    if i32khz'event and i32khz = '1' then  --synchron mit clk wird reset betrachtet
      if rst = 0 then  --solange reset low ist, passiert nichts
        zähler := '0';
        zählflag := '0';
      end if;
      
      if rst = '1' and zählflag = '0' then --reset passierte aber zähler noch nicht abgelaufen
        zähler <= zähler +1;  --zähler für delay inkrementieren
        
        if zähler > verzögerungszeit then  --auf ablauf vom delay prüfen
          zählflag <= '1';  --zeit erreicht, flag setzen
        end if;
      end if;
      
      if rst = '1' and zählflag = '1' then  --wenn ext. reset ok und timer abgelaufen, dann internes reset auf ok
        rsti <= '1';
      end if;
  end process reset;

[P. K. (pek)]

Kann Dein Tool mit Umlauten umgehen? Würde ich eher vermeiden.

[icke (Gast)]

Ich würde "ö" durch "oe" ersetzen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jojansen schrieb:
> Die 96000 sollten eigentlich in die zugewiesenen 17bit reinpassen.
> Mache ich da vielleicht einen grundlegenderen Fehler?
Ja. Einen sehr grundlegenden Fehler sogar!
In VHDL können Signale nur dann zugewiesen werden, wenn sie den gleichen 
Typ haben. In Verilog und C und den meisten anderen Programmiersprachen 
wird das eher relaxt gehandhabt und man verlässt sich auf implizites 
Hintergrundwissen (wie wird eine Zahl in ein Bitmuster umgewandelt)...

Hierzu was:

reset: process (rst, rsti, i32khz, zähler)  --internes reset mit 3sek delay weitergeben

Die Sensitivliste ist überdefiniert, denn dieser Prozess ist 
ausschließlich auf den i32khz sensitiv!

> i32khz
Wieviele Takte hast du denn in deinem Design?

jojansen schrieb:
> Damit bekomme ich wieder einen Haufen 'Syntax error'. Meckern tut er
> jetzt bei 'end process reset' und allen anderen 'process - end pocess'
> Blöcken.
Dann poste doch einfach mal deinen ganzen VHDL Code (als Anhang mit 
*.vhdl Dateiendung). Und dann noch die Fehlermeldungen. Und dann sag 
noch was zur Toolchain und zum FPGA. So ist das nur ein Ratespiel.

[jojansen (Gast)]

Die Umlaute entfernen hat nichts gebracht. Ich hänge mal den 
wesentlichen Teil von mein Projekt dran.
Es wird halt eben immer bei

 
name: process (signalliste)
begin
end process name;

über die Syntax gemeckert, die Sachen dazwischen scheinen OK zu sein.
Die IDE ist die Xilinx ISE 14.4

entity IOrouting is
Port (
      portdeklarationen;
      );
end IOrouting;

architecture Behavioral of IOrouting is
signal  zaehler : std_logic_vector (16 downto 0);  --zähler für reset-delay
signal  zaehlflag : std_logic;    --flag wenn resetzähler angekommen ist
signal fehler : std_logic; --: '0';  --generelles fehlerbit
signal i16khz : std_logic;      --16KHz Takt zur Überwachung der PRR
signal zaehler16 : std_logic_vector (1downto 0); --: '0';    --zähler für 16KHz
signal prrcounter : std_logic_vector (3 downto 0); -- : '0';  --hilfszähler zur PRR überwachung
signal enprr : std_logic;

begin

--externes power-on reset wird mit 3sek zum internen reset umgebaut
  reset: process (rst, rsti, i32khz, zaehler)  --internes reset mit 3sek delay weitergeben
    constant verzoegerungszeit: unsigned(16 downto 0) := to_unsigned(96000,17);
    --constant verzögerungszeit : std_logic_vector (16 downto 0) := '96000';
    begin 
    if i32khz'event and i32khz = '1' then  --synchron mit clk wird reset betrachtet
      if rst = 0 then  --solange reset low ist, passiert nichts
        zaehler := '0';
        zaehlflag := '0';
      end if;
      
      if rst = '1' and zaehlflag = '0' then --reset passierte aber zähler noch nicht abgelaufen
        zaehler <= zaehler +1;  --zähler für delay inkrementieren
        
        if zaehler > verzoegerungszeit then  --auf ablauf vom delay prüfen
          zaehlflag <= '1';  --zeit erreicht, flag setzen
        end if;
      end if;
      
      if rst = '1' and zaehlflag = '1' then  --wenn ext. reset ok und timer abgelaufen, dann internes reset auf ok
        rsti <= '1';
      end if;
  end process reset;
  
--Auswerten der Fehlerbits  
  Alarmstatus: process (rsti, i32khz, estatus1, estatus2)  
  
  begin
  if i32khz'event and i32khz = '1' then  --synchron mit clk werden die Fehlerbits betrachtet
    if rsti = '1' then  --geht nur weiter, wenn reset ok ist
      blahblah
    end if;
  end if;
  end process Alarmstatus;
  
--erzeugung von 16KHz für die Überwachung der PRR  
  16khz: process (i32khz)
  
  begin
  if i32khz'event and i32khz = '1' then  --bei rising edge triggern
    if zaehler16 <'1' then
      zaehler16 <= zaehler16 +1;
    else 
      zaehler16 <= '0';
      i16khz <= not i16khz;  --signal wird mit halber frequenz getoggelt
    end if;
  end if;
  end process 16khz;
      
--Überwachung der PRR PROCESS1
  prr1: process (i16khz, prrcounter)
  begin
  if i16khz'event and i16khz = '1' then'  --triggern auf 16khz, < niedrigste PRR
    if prrcounter > '0' then  --wenn PRR > 16khz, dann ist alles gut
      prrcounter <= '0';
      enprr <= '0';
    else
      enprr <= '1';        --PRR kommt nicht, flag zur freigab der 32khz setzen
    end if;
  end if;
  end process prr1;
  
  
--Überwachung der PRR Process2
  prr2: process (ilasermod1)
  
  begin
  if ilasermod1'event and ilasermod1 = '1' then  --triggern auf die steigende flanke der PRR vom LEC
    prrcounter <= prrcounter + 1;
    if prrcounter = '7' then
      prrcounter <= 1;
    end if;
  end if;
  end process prr2;  
end Behavioral;

[jojansen (Gast)]

der Baustein ist ein XC95144xl.
Die Fehlermeldungen sind alle bei Process, begin und end process.
:-)

[P. K. (pek)]

Lothar Miller schrieb:
> Und dann noch die Fehlermeldungen.

...zumindest die erste, oder die ersten drei. Der Hinweis "Syntax error" 
alleine sagt wenig.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jojansen schrieb:
> entity
VHDL-Beschreibungen beginnen immer schon ein paar Zeilen VOR dem 
Keyword entity.

> Die Fehlermeldungen
WELCHE Fehlermeldungen denn?

> if prrcounter = '7' then
Ähm, ja, wie war das nochmal mit den Datentypen in VHDL?

Blöderweise kann man mit dem obigen Codeschnipsel so gar nichts 
anfangen. Ich empfehle noch immmer, was ich schon empfohlen hatte:
>>> Dann poste doch einfach mal deinen ganzen VHDL Code
>>> (als Anhang mit *.vhdl Dateiendung).
Es reicht natürlich die eine Datei, die die Fehler mit sich bringt.

[jojansen (Gast)]

erst einmal Supervielen Dank für eure Zeit/Mühe/Hilfe :-)
Ich habe mal den Code drangehängt und ds sind die Fehlermeldungen:

INFO:HDLCompiler:1061 - Parsing VHDL file 
"N:/xilinx/multiboard_1/IOrouting.vhd" into library work
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 145: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 148: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 150: 
Syntax error near "begin".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 190: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 195: 
Syntax error near "begin".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 204: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 207: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 208: 
Syntax error near "begin".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 217: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 221: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 223: 
Syntax error near "begin".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 230: 
Syntax error near "process".
ERROR:HDLCompiler:806 - "N:/xilinx/multiboard_1/IOrouting.vhd" Line 231: 
Syntax error near "Behavioral".
ERROR:ProjectMgmt - 13 error(s) found while parsing design hierarchy.

:-)

[jochen (Gast)]

In Zeile 145 fehlt ein end if;

[jojansen (Gast)]

Oh merde imbodenversink.
Komischerweise habe ich jetzt viel weniger Fehler.....

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jochen schrieb:
> In Zeile 145 fehlt ein end if;
Ich meine es ist Zeile 126:

  reset: process (rst, rsti, i32khz, zaehler)  --internes reset mit 3sek delay weitergeben
    constant verzoegerungszeit: unsigned(16 downto 0) := to_unsigned(96000,17);
    --constant verzögerungszeit : std_logic_vector (16 downto 0) := '96000';
    begin 
    if i32khz'event and i32khz = '1' then  --synchron mit clk wird reset betrachtet
      :
      :
      if rst = '1' and zaehlflag = '1' then  --wenn ext. reset ok und timer abgelaufen, dann internes reset auf ok
        rsti <= '1';
      end if;
    end if;  --- *********************  das hier fehlt!
  end process reset;

Dann kommt der hier:
>  16khz: process (i32khz)
> Syntax error near "16".
Naja, da darf keine Zahl am Anfang des Bezeichners kommen.
Ein heisser Tipp: du kannst die Labels am Prozess auch weglassen... ;-)

Wie auch immer: hättest du den Code gleich angehängt, hätte es nicht so 
lang gedauert...

[jochen (Gast)]

Lothar Miller schrieb:
> jochen schrieb:
>> In Zeile 145 fehlt ein end if;
> Ich meine es ist Zeile 126:

Ich glaube wir zählen unterschiedlich;)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jochen schrieb:
> Ich glaube wir zählen unterschiedlich;)
Ich glaube, die ISE tut das...   :-(

[jojansen (Gast)]

Also, das fehlende End IF und die führende Ziffer im Process Namen waren 
es.
Anfängerfehler eben.
Nun bekomme ich keine Fehler mehr (vorerst ;-) ).
ICH DANKE EUCH!!!!!!!
:-) Josh

[Duke Scarring (Gast)]

jojansen schrieb:
> Nun bekomme ich keine Fehler mehr (vorerst ;-) ).
Fein.
Dann nimmst Du als nächstes den Simulator und eine Testbench und schaust 
nach, ob Dein Design funktionell funktioniert.
Erst wenn das sichergestellt ist, kannst Du eine weitere Synthese machen 
und das Design in Hardware ausprobieren.

Duke