Hallo, ich bräuchte mal die Hilfe der Schwarmintelligenz. Ich suche einen RAM Baustein, der im Grunde immer nur einen Haufen gestreamter Daten abspeichern und später abgeben soll. 8 Bit parallel ist gewünscht. Die übliche Lösung mit separaten Adressleitungen soll nicht genutzt werden da zu aufwändig. Ich möchte im Grunde einen RAM Baustein, der über einen gemeinsamen! 8Bit Adress/Datenbus zuerst die Startadresse mitgeteilt bekommt (also erstmal 2-4 Byte mit der Startadresse) und danach dann bei jedem Clocksignal die Daten einliest und dann selber den Adresszähler um +1 hochzählt = also nach der Angabe der Startadresse erfolgt keine externe Adressierung mehr. Beim Auslesen das gleiche Prinzip. Speichergröße: mind. 512KByte (also 4Mbit), lieber aber mehr. Gibt es so etwas? Ich habe bislang nichts derartiges gefunden, aber vielleicht habe ich falsch gesucht. DANKE!! Peter
Nee gibt's auch nicht. Must selbst machen.
doch geben tut es das. Habe ich schon gesehen. Weis halt nur momentan nicht wo. Das war hier in irgendeinem Thread zu einem Logicanalyzer.
Vielleicht sowas?
als seriell (SPI) habe ich das schon gesehen, aber das ist dann leider zu langsam. Deshalb würde ich ja gerne parallel und ohne die permanente Adressierung zugreifen.... und hoffe, sowas gibts irgendwo. Peter
Peter schrieb: > Gibt es so etwas? http://www.glyn.de/Produkte/Video-Audio/Video-Frame-und-Line-FIFOs/4MBit-High-Speed-FIFO-Field-Memory-AL440B Aber da bist du ganz arg hochspezialisiert unterwegs. Das sollte dir klar sein!
Der hat aber nur einen Refresh-Zähler. Solche internen Adresszähler kenne ich nur von FPGA-Konfigurationsspeichern. Aber das sind Flash-Bauteile.
Das Zauberwort ist FIFO Ram, wie Autor: Lehrer (Gast) Datum: 24.04.2013 12:40 bereits schrieb. Er hat allerdings ein recihlich antiquiertes benannt das es sicher nicht mehr gibt. Aktuelle FIFO Rams gibt es von Herstellern Cypress, IDT und Texas Instruments. Die Teile haben keine Adressanschlüsse, sondern nur Daten (i.d.R. parallel beidseitig). Adreeßzähler nur intern, optimal für echte hispeed Anwendungen. Wir reden hier von Datenraten und Frequenzen jenseits 100 MHz, klar. 256k x 9 bzw. 512k x 9, das wäre das hier http://www.idt.com/document/72v2101-72v2111-datasheet Aber schwer erhältlich. Sofort lieferbar das hier, für 100 MHz oder 200 MHz Siehe auch hier http://www.idt.com/document/72t1845-72t18125-datasheet gibt's bei Mouser, kostet ... (viel). Gruss
Hallo, anstatt historische oder exotische Bauteile verzweifelt zu suchen, ist es viel einfacher, an ein stinknormales statisches RAM einen stinknormalen Zähler an die Adressleitungen anzuschliessen. So hat man das schon vor Jahrzehnten gelöst. Heute könnte man RAM plus FPGA nehmen oder RAM im FPGA, aber eigentlich ist die Aufgabe für ein FPGA zu einfach, und ein FPGA mit viel RAM zu teuer. Gruss Reinhard
Reinhard Kern schrieb: > an ein stinknormales statisches RAM einen > stinknormalen Zähler an die Adressleitungen anzuschliessen. Ja, schon. Ist aber "laaaangsaaam". Selbst mit 74AC161 etc. kommt man unter Einhaltung der setup- und hold-Zeiten kaum auf Datenraten jenseits 40 MHz. Und ein Riesengrab voller Mux für Adressumschaltung zwischen "wr" und "rd". Gleichzeitig geht sowieso nicht... Gut, für die Bastlerfrage hier würde es wohl tun, wenn man wüsste was der TE genau vorhat und welche Datenraten er sich vorstellt. Hoffentlich solls kein Temperaturlogger für 1 Messung/s werden... By the way: was ist ein "stinknormales statisches RAM" heute 2013 ? Gibt es denn die 6116 noch? Gruss
Peter schrieb: > Ich möchte im Grunde einen RAM Baustein, der über einen gemeinsamen! > 8Bit Adress/Datenbus zuerst die Startadresse mitgeteilt bekommt (also > erstmal 2-4 Byte mit der Startadresse) und danach dann bei jedem > Clocksignal die Daten einliest und dann selber den Adresszähler um +1 > hochzählt = also nach der Angabe der Startadresse erfolgt keine externe > Adressierung mehr. Kurz: sowas gibts nicht. Du musst es selber basteln. Ich würde den Ansatz mit dem FPGA als RAM-Controller nehmen. Ein kleines MachXO FPGA von Lattice kostet sogar in Einzelstücken nur 2,70€: http://www.digikey.de/product-detail/de/LCMXO2-256HC-4SG32I/220-2637-ND/3232674 Da ist jede händisch aufgebaute Logik teurer...
Danke fürs Feedback. Den Aufwand mit FPGA etc. wollte ich mir ja eigentlich ersparen - auch schon aus Platzgründen. Eine Frequenz von 20-50 Mhz hätte ausgereicht, aber anscheinend gibt es einen solchen Baustein nicht. Schade. Peter
Erich schrieb: > By the way: was ist ein "stinknormales statisches RAM" heute 2013 62256,431000. Es stört ja nicht wenn zuviel drin ist, blöd ist es nur wenn man eine zu kleine Fassung hat. Peter schrieb: > Eine Frequenz von 20-50 Mhz hätte ausgereicht SRAM 4 Mb 12 ns bekommst du zu zivilen Preisen. Dazu ein CPLD (muss kein FPGA sein), und Steckplätze/Footprints für Erweiterungen durch zusätzliche RAMs, dann hast du alles was du brauchst. Also z.B. ein Altera MAX im TQFP100, 4 x SOJ36, JTAG-Stecker und etwas VHDL, und morgen hast du alles fertig. Gruss Reinhard
23lc1024 Ist ein 1Mb SPI Ram mit SQI (4bit Datenbus). 2x2 davon könnten es bringen. Kannst dir ja mal ansehen...
mmmmhhh - gute Idee, einfach 2x 4fach SPI (SQI) zu nehmen. Schade dass es die (bislang) nur in 1MBit gibt. Das sind dann leider nur insg. 256 KByte bei 2 Chips. Ist aber mal ein interessanter Ansatz. Danke !!
Erich schrieb: > Reinhard Kern schrieb: >> an ein stinknormales statisches RAM einen >> stinknormalen Zähler an die Adressleitungen anzuschliessen. > > Ja, schon. > Ist aber "laaaangsaaam". Langsam im Vergleich wozu? Zu der Datenrate, die Peter braucht?
Peter schrieb: > Schade dass es die (bislang) nur in 1MBit gibt. Das sind dann leider nur > insg. 256 KByte bei 2 Chips. Na ja, Du kannst auch deine 8bit erst mal in Registern zwischenspeichern und damit dann die Datenbusbreite fast beliebig wählen und dann z.B.: 32bit synchron in 8 23lc1024 speichern. Das sind dann 1MB, 8x4bit parallel. Oder auch den SPI Clock 2x, 4x oder mehrfach nehmen und über einen Dekoder dem entsprechenden 23lc1024-Takt steuern. Ist dann seriell n * 256kB und natürlich n mal schneller. Wie schnell soll es den nun eigentlich sein?
Vom Aufwand ist es aber dann auch schon wie SRAM und Zähler :-)
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