Hallo Community,
ich habe ein Problem beim einfachen Addieren in VHDL. Ich vermute, dass
es an falschen/fehlenden Bibliotheken liegt.
Ich habe ein Eingangssignal :
1 | data : IN std_logic_vector (63 DOWNTO 0);
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in dem die obersten 8 Bit einen Wert darstellen, den ich mit einem
Integer addiere.
1 | variable v_next_check : integer := 0;
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2 | variable v_header_words : integer := 0;
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Die Operation dazu ist folgende:
1 | v_header_words := to_integer(unsigned((v_data(63 downto 56))));
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2 | v_next_check := (v_next_check + v_header_words );
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Bis hier hin funktioniert die Sache auch ganz gut.
Wenn ich jetzt aber
1 | v_next_check := (v_next_check + v_header_words ) + 1;
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rechne, funktioniert die Sache nicht mehr.
Ich habe folgende Bibliotheken eingebunden:
1 | LIBRARY ieee;
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2 | USE ieee.std_logic_1164.all;
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3 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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4 | use ieee.std_logic_1164.all;
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5 | use ieee.numeric_std.all;
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7 | LIBRARY altera_mf;
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8 | USE altera_mf.all;
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