DRC-Einstellungen bei TQFP/TSSOP-Pads

[Andreas A. (andreas_a)]

Hallo,

ich mache gerade ein Layout bei dem unter anderem Gehäuse der Bauformen 
48TQFP und 40TSSOP zum Einsatz kommen. Beide haben lt. Datenblatt der 
Bauteile einen Padabstand von 9mil. Der Footprint aus der Eagle-Lib 
ref-packages.lib hat einen Abstand von 7.88mil.

Von diesen Bemaßungen ausgehend habe ich meine Clearance nach Absprache 
mit dem Platinenfertiger in den DRC-Einstellungen auf 5mil gesetzt. 
Jedoch bringt mir der Design Rule Check immernoch jede Menge 
Clearance-Fehler rund um die Pads und die zuführenden Leitungen. Ich 
könnte sie zwar einfach wegklicken (billigen), laufe dabei aber Gefahr, 
tatsächliche Fehler und Abstandsunterschreitungen zu übersehen. Außerdem 
kommen mit jeder neu gerouteten Leitung auch neue Fehlermeldungen.

Wo liegt mein Denkfehler bzw. der Fehler in Eagle und dessen Bedienung?

Viele Grüße, Andreas

[Ralf G. (ralg)]

Andreas A. schrieb:
> Außerdem kommen mit jeder neu gerouteten Leitung auch neue Fehlermeldungen.

Ich würde mal sagen: Das kann nicht sein!
Die Leitung lässt sich doch gar nicht verlegen, wenn Abstände 
unterschritten werden!?

[Andreas A. (andreas_a)]

Ralf G. schrieb:
> Die Leitung lässt sich doch gar nicht verlegen, wenn Abstände
> unterschritten werden!?

Ich habe die Leitungen im Schaltplan mit "Net" verlegt und im Layout 
ziehe ich die Leitungen mit "route". Damit kann ich bestehende Leitungen 
und Pads mit ganz anderen Signalen kreuzen wie ich will. Die ERC-Prüfung 
bringt keine Fehler bis auf Warnungen in den Supply-Netzen, da hier die 
Benennung zwischen den Bauteilen nicht konsistent ist. Eagle Version ist 
6.4.0 Freeware.

Dementsprechend kommen hier immer mehr Clearance-Fehler, da ich die 
Leitungen von den Bauteilen zumindest auf dem ersten Stück gar nicht 
auseinander ziehen kann.

Viele Grüße, Andreas

[Andreas A. (andreas_a)]

zur Verdeutlichung des Problems habe ich noch einen Screenshot 
eingefügt. Die Clearance-Einstellungen habe ich probeweiße auf 1 mil 
gesetzt und trotzdem tritt der Fehler noch auf. Der Abstand zwischen den 
Pins beträgt, durch das Mess-Werkzeug bestätigt, 7.8 mil. Nach meinem 
Verständnis sollten bei einer Clearance-Einstellung von 7 mil gar keine 
Fehler mehr auftreten. Oder liege ich da vollständig falsch?

Viele Grüße, Andreas

[Ralf G. (ralg)]

Aah! Mit dem "schwarzen-Linien-Router" wird ja alles toleriert. Naja. 
(Ich verwende den 'FollowMe-Router')

Ist denn der DRC-Fehler überhaupt in dem Pad-Layer?

[Andreas A. (andreas_a)]

ja, der Fehler ist im Top Layer, wo eben auch die SMD-Pads liegen.

"Schwarzer-Linien-Router"? "Follow-me-Router"? Ich kenne nur den einen, 
der in der Werkzeug-Menüleiste als "Pad-blaues Layer-Via-rotes 
Layer-unrouted-Pad" dargestellt ist oder mit Tastatur mit "route" 
aufgerufen wird. Wo finde ich den anderen, dass ich es mal damit 
probiere.

Viele Grüße, Andreas

[Ralf G. (ralg)]

Also, wenn 1mil als Abstand eingetragen ist, dann muss das gehen...

Bastel mal ein Bauteil, nur zwei Pads mit dem Abstand 7mil und versuche 
da mal was zu verbinden.

[Andreas A. (andreas_a)]

Das sehe ich genau so, dass es dann gehen _muss_.

Da ich es so auch nicht hinbekommen habe, habe ich eine direkte 
Supportanfrage an Cadsoft gestellt. Vielleicht hilft das ja.

Danke dir, Ralf, für deine Bemühungen.

Viele Grüße, Andreas