Quartus --> ModelSim Altera - Simulieren ohne zu kompilieren möglich?

[Steffen (Gast)]

Hallo Leute,

ich habe in meinem alten Job mit dem HDL Designer von Mentor gearbeitet. 
Dort war eine Simulation des Designs ohne Kompilation (Synthese Fitter 
usw) möglich.

In meiner neuen Firma wird ausschließlich Quartus benutzt. Die Kollegen 
führen vor der Simulation eine komplette Synthese Fitter usw. durch.

Das muss doch auch ohne gehen?!!? Der Zeitaufwand ist ja sonst enorm...

[user (Gast)]

http://www.altera.com/support/examples/modelsim/simulation-manual-howto.html

[Michael W. (Gast)]

Was hat denn Simulieren mit dem tool zu tun? Weder HDL-Designer noch 
Quartus unterstützen/verhindern das.

Nimm das VHDL und stecke es in den ModelSIM. Altera bietet dazu sogar 
eine freie Version an.

[Steffen (Gast)]

Markus Wagner schrieb:
> Weder HDL-Designer noch
> Quartus unterstützen/verhindern das.

Doch... HDL-D und auch Quartus bieten Buttons um die Simulation 
komfortabel zu starten. Die Antwort von User war hilfreich, deine nur 
blabla, wie es oft in diesem Forum ist...

[Dr. Schnaggels (Gast)]

>Die Antwort von User war hilfreich, deine nur
>blabla, wie es oft in diesem Forum ist...

Dann solltest Du Deine Fragen auch so formulieren, dass klar wird, was 
Du willst.

Meinst Du den Unterschied zwischen funktionalar und 
Gate-Level-Simulation?

Dr. Schnaggels

[Bin auch kein absoluter Profi, aber... (Gast)]

Es ist bedenklich wenn das schon der zweite Job als FPGA-Entwickler ist, 
man aber immer noch nicht weiß wie Modelsim oder zumindest irgendein 
Simulationstool funktioniert.

Das meine ich nicht polemisch, eventuell solltest du aber mal sehen das 
du dich ein wenig mit dem beschäftigst was du so machst, als gut 
gemeinter Rat sozusagen.

Ich kann mir nicht vorstellen das man mit diesen Wissensgräben(von 
Lücken kann man da kaum sprechen) sonst erfolgreich sein kann, zumindest 
nicht nach heutigen Maßstäben.


Steffen schrieb:
> In meiner neuen Firma wird ausschließlich Quartus benutzt. Die Kollegen
> führen vor der Simulation eine komplette Synthese Fitter usw. durch.

Und wenn sogar das gilt, dann mache ich mir ernsthaft Sorgen um die 
Zukunftsfähigkeit dieser Firma, da offenbar niemand der damit arbeitet 
auch nur soviel davon versteht wie ein jeder blutiger Anfänger der hier 
1-2 Tage im Forum gestöbert hat.

Auch das nicht polemisch, aber schockiert und als (heftigen) Stupser 
hoffentlich verstanden.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dr. Schnaggels schrieb:
> Meinst Du den Unterschied zwischen funktionalar und
> Gate-Level-Simulation?
Ich tippe, die Kollegen aus der jetzigen Firma machen (aus welchem 
undurchschaubaren Grund auch immer) eine Post-Routing-Timingsimulation.

Steffen schrieb:
> ich habe in meinem alten Job mit dem HDL Designer von Mentor gearbeitet.
> Dort war eine Simulation des Designs ohne Kompilation (Synthese Fitter
> usw) möglich.
Nein. Auch dort wird der VHDL-Code compiliert. Aber eben nur für die 
funktionale Simulation. Er wird aber vom und für den Simulator nicht 
synthetisiert und hinterher die ganze Toolchain angeworfen.

[Michael W. (Gast)]

Lothar Miller schrieb:
> eine Post-Routing-Timingsimulation.
Was wäre denn gegen die einzuwenden?

[Christian R. (supachris)]

Markus Wagner schrieb:
> Lothar Miller schrieb:
>> eine Post-Routing-Timingsimulation.
> Was wäre denn gegen die einzuwenden?

Wenn man die Zeit hat, gerne. Bringt aber fast nie was. Wenn die 
Constraints richtig gesetzt sind, sagt dir auch der Build Prozess ob das 
Design das Timing trifft. Und viel mehr als "geht nicht" siehst du in 
der Timing-Simulation auch nicht.