VHDL SPI-EEPROM HILFE!

[Götz (Gast)]

Hy, ich bin gerade dabei über einen SPI ein EEPROM anszusprechen.
Ich habe hier ein Modul vom Professor zur Verfügung gestellt bekommen, 
da sind aber hunderttausend Ein-/Ausgänge. Deshalb wollte ich fragen, 
wie man den SPI-Master zu diesen Zweck konfigurieren kann.
Hier die Ports:

Reset_n        : in  STD_LOGIC;
    Clk            : in  STD_LOGIC;
    CPOL_i         : in  STD_LOGIC;
    CPHA_i         : in  STD_LOGIC;
    LSBFE_i        : in  STD_LOGIC;
    SPPR_i         : in  STD_LOGIC_VECTOR (SPPRWidth - 1 downto 0);
    SPR_i          : in  STD_LOGIC_VECTOR (SPRWidth - 1 downto 0);
    SCK_o          : out STD_LOGIC;
    MOSI_o         : out STD_LOGIC;
    MISO_i         : in  STD_LOGIC;
    Transmission_o : out STD_LOGIC;
    Write_i        : in  STD_LOGIC;
    ReadNext_i     : in  STD_LOGIC;
    Data_i         : in  STD_LOGIC_VECTOR (DataWidth - 1 downto 0);
    Data_o         : out STD_LOGIC_VECTOR (DataWidth - 1 downto 0);
    FIFOFull_o     : out STD_LOGIC;
    FIFOEmpty_o    : out STD_LOGIC);

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Götz schrieb:
> Ich habe hier ein Modul vom Professor zur Verfügung gestellt bekommen,
> da sind aber hunderttausend Ein-/Ausgänge.
Da gibts sicher auch eine Doku dafür...

Und mindestens die Hälfte der Eingänge erklärt sich von selbst:
clk  der Takt schlechthin.

CPOL_i und CPHA_i  siehe Datenblatt EEPROM.

LSBFE_i hört sich nahc "LSB First" an. Muss zum EEPROM passen.

SCK_o, MOSI_o, MISO_i  sind selbserklärend.

Transmission_o : ist gerade was unterwegs?

Offenbar hat das Design zwei Fifos:
Write_i, ReadNext_i, Data_i, Data_o, FIFOFull_o, FIFOEmpty_o

Bleiben also noch SPPR_i und SPR_i...

Und was mir noch fehlt ist ein Vorteiler für die Baudrate.

[Georg A. (georga)]

> Und was mir noch fehlt ist ein Vorteiler für die Baudrate.

SPR*?