Es gab mal von ST so exotische Flash-Speicher mit integrierter programmierbarer Logik. Leider nicht mehr verfügbar. Es geht darum auf wenig Platz viel unter zu bringen. Ich habe im Grunde folgende Möglichkeiten: 1) Ein Flash-Speicher welcher programmierbare Logik enthält (damit ich meine Logik direkt im Flash-IC unterbringen kann). Am besten zB im VQ64 Gehäuse. 2) Flash und CPLD im BGA Gehäuse. Für den Flash habe ich ein passendes Gehäuse in 1mm Pitch gefunden. Allerdings gibt es BGA CPLDs nur in 0,5mm Pitch Gehäusen soweit ich den Markt überblicken konnte (oder extrem große BGA Gehäuse). Die lassen sich für normal sterbliche nicht verarbeiten - oder hat damit schon jemand Erfahrungen gemacht? Xilinx empfiehlt z.B. 75um traces (3 mil!!). 3) Ein ganz anderer Ansatz. Taktrate des Systems ist 4 MHz. Habe sogar schon überlegt einen Mikrocontroller mit ordentlich Flash und MIPS her zu nehmen, der nach außen hin als Flash-Speicher arbeitet :-) Also Grundfläche sind so ca. 2 mal 1,3 cm auf der ein CPLD und ein Flash unter kommen sollen (oder eine Kombination aus beiden). Mit ca. 1x1cm nimmt ein CPLD in VQ64 schon zuviel Platz weg (passt aber noch drauf).
Viele Worte, wenig Sinn. Sag uns was du erreichen willst, dann kann man dir helfen. Siehe Netiquette.
Ein parallel flash (16 MBit) soll über addressmultiplexer angesprochen werden. 10 addressbits werden gelatcht und das obere addressbit geht direkt an den Speicher. Der Datenbus ist 8 Bit. Ändern kann ich daran nix. Über ein CPLD ist das alles kein Problem.
@ Lupin (Gast) >10 addressbits werden gelatcht und das obere addressbit geht direkt an >den Speicher. Der Datenbus ist 8 Bit. Ändern kann ich daran nix. Über >ein CPLD ist das alles kein Problem. Dann nimm ein CPLD und das Problem ist gelöst.
Nimm einen Xilinx CoolRunner 2 CPLD im 0.5mm pitch BGA gehaeuse, den CPLD mit 64 Makrozellen, gibts in einem 2 reihigen Gehaeuse. Das kann man sogar mit 150um Traces/Clearance, 0.3mm Drill und 2 Lagen verarbeiten wenn man sich geschickt anstellt. Wird zwar nicht schoen und du bekommst nicht alle IOs raus aber geht schon. Wie viele IOs brauchst du denn?
Ist nur leider zu groß. Eine ein-chip Lösung ist gesucht. Oder eine Möglichkeit BGA mit 0.5mm pitch zu verarbeiten.
Hey "Guest" genau daran hatte ich auch schon gedacht. Also 40 IOs brauche ich. Sprichst du aus Erfahrung? Also hast du das schon mal verwendet?
Ja habe das mal gemacht. Weiss aber beim besten Willen nicht mehr wie viele IOs das Ding hat. Ich kann wenn du magst heute Abend die Plaene ausgraben und dir zukommen lassen. Ich weiss noch dass man quasi die gesamte aeussere Reihe als IOs hat und die innere quasi unbenutzbar war (nur fuer gnd und vcc).
ICE40LP384-SG32 ist aber glaube ich noch nicht erhältlich.
Lupin schrieb: > Ein parallel flash (16 MBit) soll über addressmultiplexer angesprochen > werden. Bei gerade mal 4 MHz Takt kann der Adressmultiplexer völlig problemlos "diskret" aufgebaut werden, das dürfte sogar noch mit 74LSxx-Bausteinen gehen.
Sein Hauptproblem ist der Platz und da is diskret ne schlechte Idee... Aber die Idee mit µC halte ich für machbar an jeder Ecke gibt es Cortexen mit mittleren zweistelligen MIPS-Zahlen in winzigen Packages. Man muss nur einen Hersteller finden der in so ein Gehäuse genug flash stopft (irgendwer wird das schon machen) und fertig, ein 4 MHz merkt von dem Delay den ein 40 MHz Cortex verursacht nichts wenn man die zeitkritischen Stellen (das Latchen) in Assembler macht...
Klingt alles recht krampfhaft und nach schlechtem Design.
Reicht ein 10-Bit-Latch im QFN-Gehäuse? http://www.nxp.com/documents/data_sheet/74LVC841A.pdf (QFN-24, 3.5 mm x 5.5 mm)
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