VERILOG: Wertzuweisung über nichtsynchrones Register

[Kermit (Gast)]

Hallo,

ich habe ein nicht synchrones Register als Index und wollte nun einem 
weiteren Register, in Abhängigkeit von diesem Index, Werte zuweisen:

case(index)
  0: sum[0:0+3] <= (a+b);
  2: sum[2:2+3] <= (a+b);
  4: sum[4:4+3] <= (a+b);
  6: sum[6:6+3] <= (a+b);

...

endcase

Gibt es eine elegantere Lösung?


Danke.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Würde mich nicht wundern, wenn es so ginge:
 sum[index:index+3] <= (a+b);

[Kermit (Gast)]

Nein leider nicht. Du kannst kein nicht synchrones Register für diese 
Operation benutzen.

[auch hans (Gast)]

Lothar Miller schrieb:
> Würde mich nicht wundern, wenn es so ginge:
>  sum[index:index+3] <= (a+b);

Fast. Aber so könnte es was werden

   sum[index+:3] = (a+b);

Was meinsst du denn mit "nicht synchrones Register"

[Kermit (Gast)]

> Was meinsst du denn mit "nicht synchrones Register"

Damit meine ich die Zuweisung der Werte durch "=" und nicht durch die 
getaktete Zuweisung "<=".
Der Index kann sich mehrfach in einem Takt ändern und ich kann dort 
leider nicht auf den nächsten Takt bis zur Zuweisung warten. Ansonsten 
hätte ich so ein case Konstrukt natürlich vermieden.

[Kermit (Gast)]

auch hans schrieb:
> Fast. Aber so könnte es was werden
>

>    sum[index+:3] = (a+b);
>

Das sollte funktionieren. Das ist die neue Notation für Vektoren mit 
variablen Index, Verilog-2001.


Danke!

[Marcus H. (mharnisch)]

Kermit schrieb:
> Das ist die neue Notation [...] Verilog-2001.

^_^

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

    sum[index+:3] = (a+b);

> Das sollte funktionieren.
Ich glaube fast, ich fang auch noch an mit Verilog. Diese Sprache ist so 
kryptisch, dad könnte man als "selbstverschlüsselnd" bezeichnen. Schon 
der Fragezeichen-Operator ist in dieser Richtung Gold wert...  ;-)

[Kermit (Gast)]

Kleine Korrektur:

sum[index+:4] = (a+b);