Range aus Enum-Type

[Hubert (Gast)]

Hallo,

ich habe folgende Zustandsmaschine:

type hallo is (no, no2, start, x1, x2, x3, stop, no3, no4);
signal sig : hallo;

Nun möchte ich (sinngemäß) folgende Abfrage machen:

if hallo >= start and hallo <= stop then
    signalisiere_irgendwas <= '1';
end if;

Wie kann ich eine solche FSM-Bereichsabfrage elegant umsetzen 
(synthesefähig)?

Gruß, Hubert

[Hubert (Gast)]

Ach ja: Der Kniff soll so sein, dass ich immer den Range zwischen 
"start" und "stop" erwische, unabhängig davon, dass davor, zwischendrin, 
danach Zustände hinzukommen/wegfallen.

:-)

[Hubert (Gast)]

Kleine Korrektur:

if sig >= start and sig <= stop then
    signalisiere_irgendwas <= '1';
end if;

Lässt sich das synthetisieren? Simulation klappt ...

[PittyJ (Gast)]

Warum probierst du das nicht einfach aus? Dauert 30 Sekunden, das 
einfach mal zu übersetzen. Geht schneller als hier die Frage zu 
formulieren.

Der Compiler würde dann schon eine Fehlermeldung werfen.

Meiner kann es.

[Hubert (Gast)]

>Dauert 30 Sekunden, das einfach mal zu übersetzen. Geht schneller als hier >die 
Frage zu formulieren.

Du kannst aber schnell tippen ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

XST kanns. Und mit dem neuen Parser (ab V6/S6 oder siehe 
http://www.lothar-miller.de/s9y/archives/79-use_new_parser-YES.html) 
geht sogar noch mehr:

type zustaende is (za, zb, zc, zd, ze, zf, zg, zh, zi);
signal z : zustaende;

begin 
   process begin  
      wait until rising_edge(clk); 

      if z < zustaende'right then
         z <= zustaende'succ(z);    -- geht
         z <= zustaende'leftof(z);  -- geht
         z <= zustaende'val(zustaende'pos(z)+1);  -- geht
      else
         z <= zustaende'left;
      end if;   

      if z >= zb and z <= zh then     x <= '0';
      else                            x <= '1';
      end if;

Alternativ kann man ins Handbuch zum Synthesizer unter dem Kapitel 
"Attribute" schauen...

[Johann (Gast)]

naja, nicht ganz in 30 Sekunden, aber dafür mit Screenshot:

library ieee;
use ieee.std_logic_1164.all;

entity fsm_range_synthesis is
port(
    iClk : in  std_logic;
    oShow : out std_logic
);
end entity;


architecture test of fsm_range_synthesis is



type hallo is (no, no2, start, x1, x2, x3, stop, no3, no4);
signal sig : hallo := no;

signal clk : std_logic := '0';
signal show : std_logic := '0';


begin

oShow <= show;



process
begin
    wait until iClk = '1';
    
    case sig is
        when no =>      sig <= no2;
        when no2 =>     sig <= start;
        when start =>   sig <= x1;
        when x1 =>      sig <= x2;
        when x2 =>      sig <= x3;
        when x3 =>      sig <= stop;
        when stop =>    sig <= no3;
        when no3 =>     sig <= no4;
        when no4 =>     sig <= no;
    end case;

end process;




process(sig)
begin
    if sig >= start and sig <= stop then
        show <= '1';
    else
        show <= '0';
    end if;
end process;



end test;

[Johann (Gast)]

Ah, interessant:

process
begin
    wait until iClk = '1';
    
    -- case sig is
        -- when no =>      sig <= no2;
        -- when no2 =>     sig <= start;
        -- when start =>   sig <= x1;
        -- when x1 =>      sig <= x2;
        -- when x2 =>      sig <= x3;
        -- when x3 =>      sig <= stop;
        -- when stop =>    sig <= no3;
        -- when no3 =>     sig <= no4;
        -- when no4 =>     sig <= no;
    -- end case;
    
    if sig < hallo'right then
        sig <= hallo'succ(sig);    
    else
        sig <= hallo'left;
    end if;

end process;

Verbraucht ein bisschen mehr Logik...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Johann schrieb:
> Verbraucht ein bisschen mehr Logik...
Bis hierher kannst du nur sagen: wird vom Synthesizer mit mehr Aufwand 
umgesetzt. Ob dann im FPGA tatsächlich mehr Ressourcen (= LUTs) 
verbraucht werden, das kannst du an diesem Schaltplan noch nicht 
sehen...

> Verbraucht ein bisschen mehr Logik...
Dafür 5 Flipflops weniger... ;-)
Die "manuelle" Codierung ist One-Hot, die "automatische" ist Binär 
umgesetzt. Die LUTs vor diesen 5 Flipflops sind idR. auch verloren...

[Johann (Gast)]

>Dafür 5 Flipflops weniger... ;-)

Das stimmt natürlich