Xilinx Schematic io Marker mit pins verbinden

[Sven (Gast)]

Hallo
Ich habe mal aus meinem Vhdl's eine Schematic erzeugt. Diese dann mit io 
Marker versehen und erstellt. Hat erstmal gut geklappt. Doch nun habe 
ich in die Schematic noch ein shift register eingefügt ( Nicht mit dem 
Rest der Schematic verbunden) diesen auch mit Io marker versehen. Doch 
beim belegen der Pins habe ich in Pace leider nur die Pins von einem der 
beiden Module (Jenachdem welche ich zuerst in die Schematic einfüge).

Was habe ich da falsch gemacht?
Liebe grüße

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Was habe ich da falsch gemacht?
Der Fehler ist schon beim ersten Satz deiner Beschreibung passiert. 
Warum brauchst du einen Schaltplan, der aus deinem VHDL Code erzeugt 
wurde? Was ist dein eigentliches Problem?

[Sven (Gast)]

Mein Problem ist das ich gerade erst anfange mit VHDL und froh bin wenn 
ein "Modul" funktioniert.
Ich habe mich an die anweisung eines Tutorials gehalten in dem es heißt 
Man solle bitte nicht versuchen seine komplette Schaltung aus einem Vhdl 
code zu generiren, weil man dadurch die Übersicht verliert. Sondern eher 
Viele codes wie ic's miteinander zu verschalten.

Das hat ja nun auch eigentlich schon einige male ganz gut geklappt. Nur 
das schon exestirende Symbol "Sr8ce" Ein Schieberegister mach Probleme.

Ich kann z.b. Problemlos Meinen "counter" mehrmals in eine Schematic 
Packen und alle arbeiten sie ordnungsgemäß einfache logics inv and nand 
klappen auch Fehlerfrei.
Nur sobald das Schieberegister dazukommt is ende und ich verstehe nicht 
wie das passiert.

Klaar könnte ich jetzt eine andere Lösung suchen um das Problem zu 
umgehen. Aber mir währe es wichtig zu wissen was da falsch ist.

[Schlumpf (Gast)]

Ich kenn mich mit den Schematics nicht aus, aber kann es sein, dass du 
bei dem Port XLXN 11 keinen "_" hast und daher ein Blank zwischen XLXN 
und 11 hast?

[Sven (Gast)]

Doch der ist da obwohl auf dem Bild tatsache nicht zu erkennen.
Sowas würde sogar eine Fehlermeldung ergeben.

Ich bekomme keine Fehlermeldung könnte sogar die bin datei für den FPGA 
erstellen. Obwohl ich die Io Marker nicht mit realen Pins verbunden 
habe.
Was normalerweise ja auch zu einer Fehlermeldung führt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sven schrieb:
> Ich bekomme keine Fehlermeldung könnte sogar die bin datei für den FPGA
> erstellen. Obwohl ich die Io Marker nicht mit realen Pins verbunden
> habe.
> Was normalerweise ja auch zu einer Fehlermeldung führt.
Vermutlich ist einfach der Schalter "ignore unmatched location 
constraints" gesetzt. Dann sucht sich der Synthesizer irgendwelche Pins 
raus.

> anweisung eines Tutorials
Nimm ein Anderes, das besser funktioniert. Am besten vergisst du den 
ganzen Schaltplan-Käse und verdrahtest deine (kleinen Anfanger-) Designs 
einfach von Hand...

Da gibts grade die Schaltplan-Diskussion im 
Beitrag "Re: [XC95 CPLD] Zähler mit einigen Zusatzfunktionen realisieren"

[Bürovorsteher (Gast)]

> Doch beim belegen der Pins habe ich in Pace leider nur die Pins von einem > der 
beiden Module (Jenachdem welche ich zuerst in die Schematic einfüge).

Das sieht so aus, als hättest du keinen Top-Level definiert.
Also ein Schematic als Top-Level definieren und dann dort deine beiden 
Symbole einfügen. Dann sollte es gehen.

> Der Fehler ist schon beim ersten Satz deiner Beschreibung passiert.
> Warum brauchst du einen Schaltplan, der aus deinem VHDL Code erzeugt
> wurde? Was ist dein eigentliches Problem?

Jetzt fangen auch schon die Mods an zu pöbeln. Wenn der TO das so machen 
will und sich ihm die Sache so besser erschließt, warum denn nicht?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bürovorsteher schrieb:
>> Der Fehler ist schon beim ersten Satz deiner Beschreibung passiert.
>> Warum brauchst du einen Schaltplan, der aus deinem VHDL Code erzeugt
>> wurde? Was ist dein eigentliches Problem?
> Jetzt fangen auch schon die Mods an zu pöbeln.
Was war da jetzt gepöbelt? Die Fragen waren durchaus ernst gemeint.
> Wenn der TO das so machen will
Er will es nicht, sondern das Tutorial will es.
> und sich ihm die Sache so besser erschließt, warum denn nicht?
Mir scheint, es erschließt sich ihm nicht so gut...

[W.S. (Gast)]

Sven schrieb:
> Was habe ich da falsch gemacht?

Das kann man aus deinem Schematic nicht unmittelbar sehen, weil der 
VHDL-Inhalt deiner Symbole hier nicht mit dasteht. (Da könnten ja 
eventuell bereits In- und Output-Buffer enthalten sein)

Aber:

Im allgemeinen ist es so, daß man Signale, die in den Chip hinein oder 
herausführen, zu allererst im Toplevel-Schematic mit IoBuffern versieht. 
Fertige gibt's als einzelne und mehrfache (ich glaub 8 und 16fach), aber 
man kann sich auch eigene zurechtmachen und so gestalten, daß es besser 
aussieht als die Ami-Symbole.

Bei Inputs nimm also ibuf und bei Outputs obuf oder obufe oder obuft, je 
nachdem ob du nen Tristate Output brauchst oder nicht. (Die IoBuffer 
sind zumindest bei CPLD's kein Teil der inneren Logik, sondern was 
Separates.

Oftmals ist die ISE so gnädig, stillschweigend die IoBuffer automatisch 
zu ergänzen, aber verlassen sollte man sich nicht drauf. Modul-Ports 
(in, out auto) sind keine Pin-Buffer, führen also (eigentlich) nicht an 
die Pins des IC's. Ausnahme: am Eingang eines ibuf oder am Ausgang eines 
obuf.

(Bei Schematics von Altera ist das noch viel verrückter...)

also:

<pinname|-----|>---(irgendwelche Logik)-----|>-----|pinname>

sieht in ASCII Grafik bissel bäh aus, aber das erste |> soll ein 
Inputbuffer sein und das zweite ein Outputbuffer. Und die eigentlichen 
Pins solltest du mit richtigen Namen versehen, nicht XLX...

Naja und das .ucf file kannst du mit nem normalen Editor bearbeiten. Das 
scheint mir bei Xilinx noch immer das Zuverlässigste zu sein.

W.S.