SPI-Modul(VHDL).bitte um Rat

[Philipp (Gast)]

Hallo, ich habe mal ein kleines SPI- Modul im Internet gefunden und 
leider funktioniert dieses nicht so wie es sollte. Könnte bitte jemand 
drüberschauen und mir sagen wo da der Fehler ? :) -Danke
Wenn möglich würde ich es super finden wenn ihr mir den Code auch näher 
erläutert denn zu 100% verstehe ich ihn nicht.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;

entity spi is
    Generic (Width : integer := 8);
    Port ( Clk_i      : in  STD_LOGIC;
           Reset_n_i  : in  STD_LOGIC;
           Data_i     : in  STD_LOGIC_vector(Width-1 downto 0);
           SClk_o     : out STD_LOGIC;
           MOSI_o     : out STD_LOGIC;
           MISO_i     : in  STD_LOGIC;
           SS_o       : out STD_LOGIC;
           Ready_i    : in  STD_LOGIC);
end spi;

architecture rtl of spi is

type   States is (Idle, Data_transfer, Stop);
signal State: States := Idle;
signal Tx_reg : unsigned(Width-1 downto 0); 
signal Count: unsigned(Width-1 downto 0);

begin

  MOSI_o <= Tx_reg(Tx_reg'left);  -- Data from Master to Slave
  SCLK_o <= Clk_i;                 -- Master Clk_i send to SCLK 
  
spi : process(Clk_i,Reset_n_i)
begin
  if Reset_n_i = '0' then
    Count <= (others => '0');         -- Init Data bit counter
    State <= Idle;
    Tx_reg <= unsigned(Data_i);   -- Load parallel data
    SS_o <= '1';          -- Deselect Slave
  elsif rising_edge(Clk_i) then
    case State is
      when Idle =>
          if Ready_i = '1' then         
            SS_o  <= '0';        -- Select Slave aktive
            State <= Data_Transfer; -- Change state
          else
            State <= Idle;
          end if;
      when Data_transfer =>
        if  Count < (Width-1) then 
          Count <= Count+1;
          Tx_reg <= Tx_reg(Tx_reg'left-1 downto 0)& MISO_i;
        else
          State <= Stop;  -- Change state
        end if;
      when Stop =>
        SS_o <= '1';     -- Deselect slave   
    end case;
  end if;
end process;
end rtl;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Philipp schrieb:
> leider funktioniert dieses nicht so wie es sollte.
Was funktioniert nicht? Und wie stellst du das fest? Hast du eine 
Testbench für das Modul?

> Wenn möglich würde ich es super finden wenn ihr mir den Code auch
> näher erläutert denn zu 100% verstehe ich ihn nicht.
Was verstehst du nicht?

BTW:
VHDL-Code bitte in die Token [ vhdl ] und [ /vhdl ] (ohne Leerzeichen) 
einschliessen.

[Dr. Schnaggels (Gast)]

Wo sind denn die parallelen Ausgangsdaten "Data_o"?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

   if Reset_n_i = '0' then 
      Tx_reg <= unsigned(Data_i);   -- Load parallel data

Hoppala, da werden mit dem Reset-Signal die Sendedaten geladen. Sieht 
nach Murks aus...  :-o


Ich bevorzuge meinen eigenen VHDL-Master: 
http://www.lothar-miller.de/s9y/archives/50-Einfacher-SPI-Master-Mode-0.html