Signalinitialisierung mit Mustern

[Rian (Gast)]

Hallo Leute,

ich suche seit einiger Zeit eine Möglichkeit, ein Signal bzw. eine 
Konstante nach einem Muster zu initialisieren. Sprich, wenn ich sowas 
habe:

constant IPAD : std_logic_vector(127 downto 0) := x"36363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636363636";

würde ich lieber irgendwie ausdrücken, dass er jeweils 8 Bit mit x"36" 
füllen soll, um mir Tipparbeit zu sparen. Gibt es dafür irgendeine 
clevere Möglichkeit?

[Rian V. (rianq)]

...der Beispielvektor ist natürlich viel zu lang für 128 Bit, sorry. 
Falsch rauskopiert. Frage bleibt aber dieselbe. Und habe mich jetzt mal 
ordentlich angemeldet.

[dito (Gast)]

Habe ich auch schon mal drüber nachgedacht. Ich fürchte aber da gibt es 
keine einfachere Möglichkeit. An Vorschlägen bin ich aber auch 
interessiert...

[AHED (Gast)]

Ich nutze für so etwas eine Funktion:

constant IPAD: std_logic_vector( 127 downto 0 ) := CLONE_SLV( x"36", 16 );




function CLONE_SLV( src: std_logic_vector; n: integer ) return std_logic_vector is
--copy/clone an std_logic-vector n-times and form an SLV of length n* src'length

  constant src_length: integer := src'high - src'low + 1;
  variable ret: std_logic_vector( n*src_length - 1 downto 0 );
begin
  
  ret := ( others => '0' );

  if n = 0
    then return ret;
  end if;
  
  for i in 0 to n - 1 loop
    ret( (i+1)*src_length - 1 downto (i+0)*src_length ) := src;
  end loop;

  return ret;
  
end function;

[Rian V. (rianq)]

Cool, werde ich mal ausprobieren. Besten Dank!

[Edi M. (Gast)]

Sowas hätte ich jetzt auch vorgeschlagen, aber genau genommen ist die 
Tipperei der obigen Zeile nur n-mal Paste. Und das, was gemeint ist, ist 
evident. Den Konstrukt unten kann keiner auf Anhieb verstehen.

Was auch ginge wäre:

vektor <= muster & muster & muster;

[berndl (Gast)]

E. M. schrieb:
> Den Konstrukt unten kann keiner auf Anhieb verstehen

was meinst du mit 'unten'? Die Funktion?
Die hat den Charme, dass du da (fast) alles reinschreiben kannst was 
VHDL dir erlaubt (z.B. einen viertel Sinus, aber halt berechnet, nicht 
getippt).
Und zum Verstaendnis koennte man ja auch ein paar Zeilen Kommentar 
spendieren...

[Edi M. (Gast)]

berndl schrieb:
> was meinst du mit 'unten'? Die Funktion?
Ja, die Funktion. Man muss sie ja im Kopf durchsimuliere, um die 
Belegung zu verstehen. Muss in jedem Fall dokumentiert werden.

[dito (Gast)]

E. M. schrieb:
> Ja, die Funktion. Man muss sie ja im Kopf durchsimuliere, um die
> Belegung zu verstehen.

Und wo ist jetzt das Problem? Genau genommen brauchst du die Funktion 
gar nicht zu verstehen, du verwendest sie einfach.

[Rian V. (rianq)]

Die Funktion hat wunderbar funktioniert und ist genau das, was ich 
suchte, besten Dank. Die kommt auf jeden Fall in meine Bibliothek 
nützlicher Behelfer.
Und warum sollte man sie nicht verstehen? Finde sie ziemlich 
straightforward, da ist keine Magie bei. Gut, man sollte ohnehin alles 
dokumentieren, aber hier würde ein Halbsatz reichen, der Rest lässt sich 
leicht aus Funktionsbenenner und Signalnamen folgern.

[Edi M. (Gast)]

dito schrieb:
> Und wo ist jetzt das Problem? Genau genommen brauchst du die Funktion
> gar nicht zu verstehen, du verwendest sie einfach.


Es geht mir mehr um den, der das mal verwenden muss und verstehen muss.