Hallo,
nur eine Verständnisfrage.
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.NUMERIC_STD.ALL;
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4 |
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5 | entity keinQuarz is
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6 | Port
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7 | (
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8 | clk : in STD_LOGIC := '0';
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9 | clkOut : out STD_LOGIC := '0'
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10 | );
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11 | end keinQuarz;
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12 |
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13 | architecture Behavioral of keinQuarz is
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14 | signal clkCounter : unsigned(31 downto 0) := (others=>'0');
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15 | begin
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16 | process (clkCounter) begin
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17 | clkCounter <= clkCounter + 1;
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18 | end process;
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19 |
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20 | process begin
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21 | wait until rising_edge(clk);
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22 | ...
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23 | end process;
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24 |
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25 | clkOut <= clkCounter(15);
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26 | end Behavioral;
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Wenn die Genauigkeit des Takts keine Rolle spielt, könnte man dann sowas
machen?
Der clk-Pin wird auf dem PCB mit dem clkOut-Pin verbunden.
Jittert wahrscheinlich ohne Ende, und die ersten 1-2 FFs werden
wahrscheinlich ständig in irgendwelchen metastabilen Zuständen
verbringen, müsste aber doch eigentlich gehen, oder?