Störung Störung Störung!

[Ramon F. (tronixx)]

Hallo zusammen,

seit Tagen sitze ich vor einem Problem, welches ich irgendwie nicht so 
richtig in den Griff bekomme und hoffe einfach mal darauf, dass jmd. von 
euch mir evtl. einen Schupps in die richtige Richtung geben kann.

Mein Ziel war es eine bestehende Videokommunikation (siehe Abb.) 
aufzutrennen, bzw. die Signale zu duplizieren, um diese einmal wieder 
wie im Original an das ursprüngliche Display zu senden, zum andern über 
ein FPGA-Board einzulesen, ggf. zu scalen und an ein zweites Display 
höherer Auflösung wieder auszugeben. Prinziepiell funktioniert das 
Ganze.

Nun zu meinem Problem.
1.) Das zweite Display verzerrt/verschiebt einzelne Pixel in der 
Ausgabe,  sobald Display1 NICHT mit angeschlossen ist und ich die Massen 
(Steuer- und FPGA-Board) verbinde.

oder

2.) Das zweite Display verzerrt/verschiebt einzelne Pixel in der 
Ausgabe,  sobald Display1 angeschlossen ist und ich die Massen (Steuer- 
und FPGA-Board) NICHT verbinde.
Zusatz: Bei verbinden der Massen ist zwar ein deutlich besseres aber 
nicht perfektes Ergebnis zu sehen (einzelne 
PX-Störungen/Verschiebungen).

Ein Versuch alle Leitungen zu schirmen blieb ohne Erfolg. Mir ist schon 
klar, das ich das urspünglich angepasste System durch das Abgreifen 
verzerrt habe (aus 2-tor --> 3-tor) aber bei einer max. Frequenz von 8,8 
MHz auf den Leitungen kann man doch noch nicht von Fehlanpassung reden, 
oder?. Was mich hier so stört bzw. was ich nicht verstehe, sind die zwei 
Massen, die einmal durch das Verbinden das Problem mindern, das andere 
Mal dieses verstärkt.

Hat jemand evtl. noch eine Idee bzw. Tipps, was man hierbei beachten 
sollte/muss. Bin über jeden Vorschlag dankbar.

[Guido C. (guidoanalog)]

Hallo,

Ramon F. schrieb:
> sste System durch das Abgreifen
> verzerrt habe (aus 2-tor --> 3-tor) aber bei einer max. Frequenz von 8,8
> MHz auf den Leitungen kann man doch noch nicht von Fehlanpassung reden,
> oder?

ich vermute Du meinst mit 8,8 Mhz die Grundfrequenz der (vereinfach 
betrachtet) Rechtecksignale der digitalen Übertragung. Du solltest bei 
Deiner Betrachtung die Oberwellen des Rechtecksignals nicht vergessen.

Ist Dein "Adapter 1" passiv aufgebaut? Finden irgendwelche 
Leitungsanpassungen statt?

Mit freundlichen Grüßen
Guido

[Georg A. (georga)]

> aber bei einer max. Frequenz von 8,8 MHz

Immer wieder dieselbe Leier: Es zählt nicht die Frequenz, sondern die 
Anstiegszeit (Slewrate). Wenn das halbwegs moderner Kram ist, wird die 
sicher im <10ns-Bereich sein, und da kann man sich mit etwas Pech schon 
mit 20-30cm lustiges Ringing einfangen und aus dem Takt wird eine 
Kakophonie von vielen Flanken. Der Takt ist dabei am kritischsten, also 
sollte der auch liebevoll gehegt und gepflegt werden...

Du könntest versuchen, durch Parallelterminierung der Clk-Leitung das 
ganze etwas zu entschärfen. D.h. an allen "Enden" so 100-470R gegen GND. 
Pfuschen hilft auch manchmal, das wäre dann ein C (10-47p) gegen GND. 
Wenn kein Oszi vorhanden ist, hilft nur probieren.

[Guido C. (guidoanalog)]

Hallo,

vielleicht wäre der folgende Aufbau zielführender. Das Signal wird in 
diesem Fall nur am FPGA "vorbeigeschleift". Nachteil: Fehlt Display1 
treten auch hier Reflexionen auf. Das Fehlen von Display2 sollte in 
diesem Fall jedoch keine Probleme verursachen.

Steuer-Elektronik
 ||
 \/
FPGA* => Diplay 2
 ||
 \/
Display1**

* Eingang des FPGAs sollte hochohmig sein.
** Display1 terminiert die Leitung.

Mit freundlichen Grüßen
Guido

[Stefan (Gast)]

Schau dir in den verschiedenen Konfigurationen mal das Signal, dass am 
FPGA ankommt, mit einem Oszi an. Am besten - wenn du irgendwie Zugriff 
auf sowas bekommen kannst - mit einem aktiven Tastkopf (mit Massebezug 
am FPGA). Ich vermute stark, dass du durch eine Fehlanpassung oder 
offene Leitungen Reflexionen o.ä. bekommst.

[Ramon F. (tronixx)]

Hallo zusammen,

vielen Dank schon einmal für euere Kommentare.
Haben mich schon weitergebracht.
Ich hab mein Problem jetz eindeutig auf die Taktleitung fokusieren 
können.

Terminierung hab hat etwas geholfen, jedoch nicht endgültig.

Jetz hab ich NUR das Taktsignal genommen und direkt über das FPGA 
geführt,
d.h.

clk_8_8MHz : in    STD_LOGIC;          
clk_88MHz   : out   STD_LOGIC;


--mit einfacher Kombinatorik               
clk_88MHz  <=  clk_8_8MHz     

if rising_edge (clk_8_8MHz)
....

Dem Display-2 macht das gar nichts aus, aber mein FPGA erkennt jetz den 
Takt gar nicht mehr. Woran liegt das denn. Muss ich evtl. noch buffern 
etc. ?

Und nein, ich habe leider kein Oszi zur Hand. Ich arbeite am 
Materialminimum :(

[Peter (Gast)]

Du bist ja völlig im Blindflug unterwegs... Du brauchst ein Oszi .... Du 
kannst nicht ohne Oszi versuchen Störungen und Reflexionen zu 
unterdrücken ...