VHDL strukturbeschreibung

[aero (Gast)]

Hallo,
ich habe ein Problem mit einem VHDL Programm.
Und zwar habe ich ein listing in dem eine Stopwatch programmiert und ein 
anderes in dem die ansteuerung eines BCDs programmiert ist.
Und jetzt will ich ganz einfach die stopwatch in dem bcd anzeigen 
lassen, allerdings wird mir selbst nachdem ich mit component und der 
portmap alles irgendwie verknüpft erkennt der aber im chip planner von 
quartus II immer noch nicht die bcd segmente und ohne kanns halt nicht 
gehen.
Hier der code.

-- Listing 5.15
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity ch05_15_16_watch is
   port(
      clk: in std_logic;
      go, clr: in std_logic;
      d2, d1, d0: buffer std_logic_vector(3 downto 0)
    --bcd0, bcd1, bcd2: out std_logic_vector(6 downto 0)
    
   );
end ch05_15_16_watch;

architecture cascade_arch of ch05_15_16_watch is
   constant DVSR: integer:=5000000;
  
  component bin_to_sseg
  port(
     bin0: in std_logic_vector(3 downto 0);
    bin1: in std_logic_vector(3 downto 0);
    bin2: in std_logic_vector(3 downto 0);
    sseg0: out std_logic_vector(6 downto 0);
    sseg1: out std_logic_vector(6 downto 0);
    sseg2: out std_logic_vector(6 downto 0)
       );
  end component;
  
   signal ms_reg, ms_next: unsigned(22 downto 0);
   signal d2_reg, d1_reg, d0_reg: unsigned(3 downto 0);
   signal d2_next, d1_next, d0_next: unsigned(3 downto 0);
   signal d1_en, d2_en, d0_en: std_logic;
   signal ms_tick, d0_tick, d1_tick: std_logic;
  signal bin0, bin1, bin2 : std_logic_vector(3 downto 0);
begin
   -- register
   process(clk)
   begin
      if (clk'event and clk='1') then
         ms_reg <= ms_next;
         d2_reg <= d2_next;
         d1_reg <= d1_next;
         d0_reg <= d0_next;
      end if;
   end process;

   -- next-state logic
   -- 0.1 sec tick generator: mod-5000000
   ms_next <=
      (others=>'0') when clr='1' or
                        (ms_reg=DVSR and go='1') else
      ms_reg + 1 when go='1' else
      ms_reg;
   ms_tick <= '1' when ms_reg=DVSR else '0';
   -- 0.1 sec counter
   d0_en <= '1' when ms_tick='1' else '0';
   d0_next <=
      "0000" when (clr='1') or (d0_en='1' and d0_reg=9) else
      d0_reg + 1 when d0_en='1' else
      d0_reg;
   d0_tick <= '1' when d0_reg=9 else '0';
   -- 1 sec counter
   d1_en <= '1' when ms_tick='1' and d0_tick='1' else '0';
   d1_next <=
      "0000" when (clr='1') or (d1_en='1' and d1_reg=9) else
      d1_reg + 1 when d1_en='1' else
      d1_reg;
   d1_tick <= '1' when d1_reg=9 else '0';
   -- 10 sec counter
   d2_en <=
      '1' when ms_tick='1' and d0_tick='1' and d1_tick='1' else
      '0';
   d2_next <=
      "0000" when (clr='1') or (d2_en='1' and d2_reg=9) else
      d2_reg + 1 when d2_en='1' else
      d2_reg;

   -- output logic
   d0 <= std_logic_vector(d0_reg);
   d1 <= std_logic_vector(d1_reg);
   d2 <= std_logic_vector(d2_reg);
  
  bin0 <= d0;
  bin1 <= d1;
  bin2 <= d2;
  
  binary_unit : entity work.bin_to_sseg
  port map(bin0 => bin0, bin1 => bin1, bin2 => bin2);
--  bcd_unit : entity work.bin_to_sseg
--  port map(sseg0 => bcd0, sseg1 => bcd1, sseg2 => bcd2);
  
  
end cascade_arch;


-- Listing 4.12
library ieee;
use ieee.std_logic_1164.all;
entity bin_to_sseg is
   port(
      bin0: in std_logic_vector(3 downto 0);
    bin1: in std_logic_vector(3 downto 0);
    bin2: in std_logic_vector(3 downto 0);
      sseg0: out std_logic_vector(6 downto 0);
    sseg1: out std_logic_vector(6 downto 0);
    sseg2: out std_logic_vector(6 downto 0)
   );
end bin_to_sseg;

architecture arch of bin_to_sseg is
begin
   with bin0 select
      sseg0 <=
         "1000000" when "0000",
         "1111001" when "0001",
         "0100100" when "0010",
         "0110000" when "0011",
         "0011001" when "0100",
         "0010010" when "0101",
         "0000010" when "0110",
         "1111000" when "0111",
         "0000000" when "1000",
         "0010000" when "1001",
         "0001000" when "1010", --a
         "0000011" when "1011", --b
         "1000110" when "1100", --c
         "0100001" when "1101", --d
         "0000110" when "1110", --e
         "0001110" when others; --f
      
  with bin1 select
      sseg1 <=
         "1000000" when "0000",
         "1111001" when "0001",
         "0100100" when "0010",
         "0110000" when "0011",
         "0011001" when "0100",
         "0010010" when "0101",
         "0000010" when "0110",
         "1111000" when "0111",
         "0000000" when "1000",
         "0010000" when "1001",
         "0001000" when "1010", --a
         "0000011" when "1011", --b
         "1000110" when "1100", --c
         "0100001" when "1101", --d
         "0000110" when "1110", --e
         "0001110" when others; --f
      
      
  with bin2 select
      sseg2 <=
         "1000000" when "0000",
         "1111001" when "0001",
         "0100100" when "0010",
         "0110000" when "0011",
         "0011001" when "0100",
         "0010010" when "0101",
         "0000010" when "0110",
         "1111000" when "0111",
         "0000000" when "1000",
         "0010000" when "1001",
         "0001000" when "1010", --a
         "0000011" when "1011", --b
         "1000110" when "1100", --c
         "0100001" when "1101", --d
         "0000110" when "1110", --e
         "0001110" when others; --f
end arch;

Vielleicht kann mir ja jemand von euch helfen.
Danke im voraus
aero

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

aero schrieb:
> jetzt will ich ganz einfach die stopwatch in dem bcd anzeigen lassen
Der richtige Schritt an dieser Stelle wäre eine Verhaltenssimulation. 
Sieh dir dieses Kapitel mal an...

> erkennt der aber im chip planner von quartus II immer noch nicht die
> bcd segmente und ohne kanns halt nicht gehen.
Dein Top-Level hat gar keine Ports zum Anschluss einer 
7-Segment-Anzeige, die sind da auskommentiert...
Und das hier:

  binary_unit : entity work.bin_to_sseg
  port map(bin0 => bin0, bin1 => bin1, bin2 => bin2);
--  bcd_unit : entity work.bin_to_sseg
--  port map(sseg0 => bcd0, sseg1 => bcd1, sseg2 => bcd2);
Sollte besser so heißen:
  port map(bin0 => bin0, bin1 => bin1, bin2 => bin2, 
           sseg0 => bcd0, sseg1 => bcd1, sseg2 => bcd2);

Das das hier arg umständlich ist, ist dir klar?

   -- output logic
   d0 <= std_logic_vector(d0_reg);
   d1 <= std_logic_vector(d1_reg);
   d2 <= std_logic_vector(d2_reg);
  
  bin0 <= d0;
  bin1 <= d1;
  bin2 <= d2;

Ein Tipp: in der wirklichen Realität würde man einen einzigen 
bin_to_bcd Umsetzer bauen und den dann 3 mal instantiieren. So macht man 
das nämlich auch mit ICs: man sucht nicht einen 3-fach Converter, 
sondern nimmt 3 von den einfachen Konverter...
So etwa:

  component bin_to_sseg -- wandelt eine Stelle
     port( bin: in std_logic_vector(3 downto 0);
           sseg: out std_logic_vector(6 downto 0));
  end component;
  :  
  :
  -- wird 3 x instantiiert
  bcdwandler0: bin_to_sseg
  port map(bin => bin0, sseg => bcd0);
  bcdwandler1: bin_to_sseg
  port map(bin => bin1, sseg => bcd1);
  bcdwandler2: bin_to_sseg
  port map(bin => bin2, sseg => bcd2);