Verilog: 2 Clock domains, signal crossing

[Queck S. (Firma: Uni) (kiigass)]

Hi Leute,

ich hab heute mal wieder ein blöde Frage. Ich haben ein 
Datenerzeugermodul (A) und eines welche diese Daten entgegen nimmt (B). 
Die clk von A ist deutlich schneller als die von B (ca. Faktor 2), aber 
die beiden sind völlig unabhängig von einander. Um den Übergang zu 
realisieren, habe ich nun folgendes generisches Modul geschrieben:

module clk_domain_switch #(parameter W=64)
  (
   input         mclk,
   input         sclk,
   input         nd, //neue Daten werden von A geliefert
   input         ack,//B hat die Daten genommen
   input [W-1:0]      din,
   output reg         nda, //neue Daten für B sind verfügbar
   output reg [W-1:0] dout
   );

   always @(posedge mclk)
     if(nd)
       dout <= din;

   always @(posedge mclk)
     if(nd)
       nda <= 1;
     else if(ack)
       nda <= 0;
   
endmodule // clk_domain_switch

Mir kommt das ein wenig seltsam vor, weil es ... nunja, zu einfach 
ist^^. Außerdem scheint man die sclk überhaupt nicht zu benötigen. Stehe 
ich auf dem Schlauch, oder ist das wirklich so einfach?

danke

PS: Hier fehlt ein verilog-Tag =)

[Dr. Schnaggels (Gast)]

>Mir kommt das ein wenig seltsam vor, weil es ... nunja, zu einfach
>ist

Wenn es dein Modul ist, wieso wunderst du dich über deine Arbeit?
;-)

[Queck S. (Firma: Uni) (kiigass)]

Dr. Schnaggels schrieb:
>>Mir kommt das ein wenig seltsam vor, weil es ... nunja, zu einfach
>>ist
>
> Wenn es dein Modul ist, wieso wunderst du dich über deine Arbeit?
> ;-)

ich weiß auch nicht XD soweit ich das in Erinnerung habe, ist es doch 
sonst deutlich schwieriger 2 verschiedene Clock Domains zu verwalten. 
Ich hab hier ja nichtmal die sclk verwendet.

[Schlumpf (Gast)]

Du bist ja ein lustiger Zeitgenosse. Codierst was und wunderst dich, 
dass es so einfach ist gg

So wie ich deinen Code überblicke (kann kein Verilog), übernimmst du mit 
ein und dem gleichen Steuersignal (nd) die Daten in die Zieldomain und 
setzt gleichzeitig das Flag (nda), dass die Daten jetzt vorhanden sind.

Und was machst du, wenn die Laufzeit vom nd-Signal an den Vergleicher 
(vermutlich wird ein EN-Signal für das dout-Register daraus werden) 
kürzer ist, als die Laufzeit der Daten an das dout-Register und dann die 
Flanke von mclk genau dazwischen haut?
Oder wenn die Laufzeit von nd an das nda-Register so kurz ist, dass du 
nda erkennst, aber die Daten noch gar nicht in deiner Zieldomain 
angekommen sind?

.... hmm, vielleicht ist es ja doch nicht so einfach :-)

[berndl (Gast)]

http://www.fpga4fun.com/CrossClockDomain.html

[eingast (Gast)]

Du benutzt nd und din in der falschen Clockdomain. Korrekterer wäre 
meiner Meinung nach, zuerst nd und din durch einen zweistufigen 
Synchronisierer zu jagen (2*FF).

din ist bei dir einmal einsynchronisiert, nd gar nicht.

wenn nda in der sclk-domain benutzt wird solltest du das natürlich auch 
auf sclk synchronisieren.

Also: erst mal alles in eine clock domain bringen (bei dir mclk) mit 
2-stufen sync. Dann die Handshake-Logik in einer Clockdomain ausmachen 
und ggf notwendige Signale wieder (natürlich mit synchronisierer) zurück 
in die andere Clockdomain.

[Harald F. (hfl)]

Hallo Queck,

dein Code ist leider nicht ganz selbsterklärend, aber ich nehme jetzt 
mal an, dass mclk ein Master Clock ist, der zu A gehört und sclk zu B. 
Das Signal nd soll wohl anzeigen, dass neue Daten vom Master ausgegeben 
wurden. Dann müsstest Du folgendes tun:

1. nd mit 2 Flipflops in die Taktdomäne sclk übernehmen und ein drittes 
Flipflop noch hintendran hängen.

2. Für den Slave ein Übernahmesignal erzeugen aus FF2 = gesetzt und FF2 
ist nicht gesetzt.

3. Den Ausgang des 3. FF als ack zum Master schicke. Dieser muss dieses 
Signal mit seinem Takt wieder durch 2 FF einsynchronisieren und weiß 
dann, wann er wieder neue Daten liefern darf.

Das müsste hinhauen. Grüße,
Harald