Verstehe VHDL Konstrukt nicht

[Volker D. (volker_d)]

hallo bei folgendem Code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Toplevel_A is
port( CLK, RST : in std_logic;
A : out std_logic_vector(2 downto 0));
end entity;
architecture Behavioral of Toplevel_A is
signal sr : std_logic_vector(2 downto 0);
signal invert : std_logic;
begin
A <= sr;
invert <= not sr(0);
process(CLK,RST) begin
if RST = '1' then
sr <= "000";
elsif CLK'event and CLK = '1' then
sr <= invert & sr(2) & sr(1);
end if;
end process;
end architecture;

verstehe ich folgende Zeile nicht:

sr <= invert & sr(2) & sr(1);

die Simulation sagt mir, dass sich pro steigende Taktflanke die
Werte A(0), A(1), A(2) folgendermaßen verhalten:
(1,0,0), (1,1,0), (1,1,1), (0,1,1), (0,0,1), (0,0,0), (1,0,0), (1,1,0) 
usw.
ich kann das überhaupt nicht nachvollziehen.
Für eine Erklärung würde ich mich sehr freuen.

Vielen Dank im voraus.

[user (Gast)]

ja du fügst die einzelnen Bits zu einem Vektor zusammen, Beispiel

"1" & "0" & "1" --> "101"

[Volker D. (volker_d)]

aber dann würde sich A(0),..,A(2) ja so verhalten müssen:

(1,0,0), (0,0,0), (1,0,0), (0,0,0), (1,0,0) usw. weil invert ja "not 
sr(0)"
ist, was das Komplement von A(0) ist und sr(1), sr(2) was A(1), A(2) 
entspricht ist ja Initial auf 0. Bei der ersten Taktflanke passt (1,0,0) 
noch, aber bei der zweiten ist nach der Simulation (1,1,0). Irgendwie 
passt das so nicht.

Grüße

[Georg A. (georga)]

Die Simulation gibt die Werte (A2, A1, A0) aus.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Volker D. schrieb:
> verstehe ich folgende Zeile nicht:
>   sr <= invert & sr(2) & sr(1);
Schlag mal in deinem VHDL Buch unter dem Stichwort "Concatenation" (von 
concatenate = aneinanderhängen) nach. Auf Deutsch: der &-Operator ist 
kein UND-Operator!!!

> (1,0,0), (1,1,0), (1,1,1), (0,1,1), (0,0,1), (0,0,0), (1,0,0), (1,1,0)
> ich kann das überhaupt nicht nachvollziehen.
Dem sr wird stellenweise versetzt ein neuer Wert zugewiesen. Das ist 
ein Schieberegister, das den Wert von invert von links nach rechts 
durchschiebt. Schreib einfach die Werte mal untereinander und lass die 
Klammern und das störende Beiwerk weg, dann siehst du das Muster:

100 
110 
111 
011 
001 
000 
100 
110

Klar jetzt?

Sowas nimmt man gern zum Einsynchronisieren von Eingangssignalen mit 
nachfolgender Flankenerkennung
http://www.lothar-miller.de/s9y/categories/18-Flankenerkennung
http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Volker D. schrieb:

> signal sr : std_logic_vector(2 downto 0);

Damit ist
sr  so definiert

sr (2) & sr (1) & sr (0)

Mit dieser Zeile

> sr <= invert & sr(2) & sr(1);

sr <= not sr(0) & sr(2) & sr(1);

setzt du es um eine Position nach rechts rotiert neu zusammen. Das ist 
nichts anderes als eine Rotation rechts mit Negation.

Tom

[Volker D. (volker_d)]

hallo,

das der erste Wert von A: 100 ist versteh ich, aber wie komm ich auf den 
zweiten Wert 110 ? A(2) müsste doch eigentlich bei der zweiten 
steigenden Taktflanke 0 werden und A(1) und A(0) müssten doch immer 0 
bleiben. Also wäre doch A: 000 der zweite Wert eigentlich? Ich verstehs 
einfach nicht :(

[Andreas B. (andreas_b77)]

Wieso? sr(2) wird auch im zweiten Zyklus sr(0) invertiert sein. Da sr(0) 
im ersten Zyklus '0' ist (siehe A = "100") ist die Invertierung immer 
noch '1'. Also was kann anderes herauskommen als "110"?

[Georg A. (georga)]

Ich glaube immer noch, dass du die Ausgangsreihenfolge vertauscht 
siehst.

A2 A1 A0
(1, 0, 0),
(1, 1, 0),
(1, 1, 1),
(0, 1, 1),
(0, 0, 1),
(0, 0, 0),
(1, 0, 0),
(1, 1, 0)

[M.O. (Gast)]

Volker D. schrieb:
> ich kann das überhaupt nicht nachvollziehen.
wieso, ist doch genau das, was dasteht (?)

[Volker D. (volker_d)]

ich hab's mir jetzt mal Schritt für Schritt aufgeschrieben und hab es 
dann doch hinbekommen. War nur schwierig, das alles direkt im Kopf zu 
lösen.
Aber danke für die Hilfe.