FPGA Resource Verbrauch optimieren- bitte um Hilfe

[Tomy (Gast)]

Hallo zusammen,

ich nutze einen Altera 4e. Der verfügt über 55,800 LEs und 2,300,000 
Speicher Bits. Für meine Applikation habe ich ca. 124 PI-Rechner mit 
I-Anteil gehalten oder mit einem Faktor verrechnet bei der Begrenzung 
und paar Kleinigkeiten. Alle Reglerausgänge werden zum Schluß 
miteinander addieren.

Ein PI-Regler (~1250 LEs) verfügt über:
Input: - Ki/Kp Exponent/Mantise 16 Bits
       - Output Max/Min 16-Bits
       - Soll/Ist-Wert 16 Bits
       - reset
       - Start
       - clear Limit
Output: - PiOutput 32 und 16 Bits
        - Limit Status
        - done status


Wenn die Regler parallel (am einfachsten für mich) laufen sollen, dann 
kann der FPGA nur ca. 50 Regler tragen. Deswegen habe ich versucht, nur 
einen gemeinsamen 4 x PI-Regler(4 in Parallel) in einem synchronen 
Statemachine einzupacken. Es scheint zu gehen. Ich verbrauche dann für 
alle Regler ca. 90% (mit Optimization Technique: Area).

Für die Statemachine brauche ich einen Mux für den 4 x Integrator 
(jeweils 32-Bits).

    CtrlStateMachine_pro: PROCESS (Clk, Rst_n)
    BEGIN
      IF Rst_n = '0' THEN
        -- Zustandmaschine zuruecksetzen
        CtrlState <= CTRL_WAIT_R1_DONE;
        -- Signals zurücksetzen
        -- ...
      ELSIF RISING_EDGE(Clk) THEN
        -- Pulse
        CtrlInput_s.Start <= '0';        
        -- Zustandmaschine
        CASE CtrlState IS
          -- auf Regler1 "Done" Warten
          WHEN CTRL_WAIT_R1_DONE =>
            CtrlState <= CTRL_WAIT_R1_DONE;
            IF CtrlOutput_s.Done = '1' THEN -- "Done" 1 Pulse Clock
              -- Ergebnisse des Reglers-1 umlagern
              ArrayYiOldOutput_s(REGLER1_BIT) <= YiOldOutput_s; -- 4x I-Anteil (x32 Bits) umlagern
              ArrayCtrlOutput_s(REGLER1_BIT) <= CtrlOutput_s; -- 4x Regler Output (x16 Bits) umlagern
              -- Start Regler2
              CtrlInput_s.Err <= ArrayErr_i(REGLER2_BIT); -- 4x Regler Abweichung (x16 Bits)
              YiOldInput_s <= ArrayYiOldOutput_s(REGLER2_BIT); -- 4x alten Integral (x32 Bits)
              CtrlInput_s.Start   <= '1'; -- 1 Clock pulse
              -- next state
              CtrlState <= CTRL_WAIT_R2_DONE;
            END IF;

Alle Speicherbits sind noch frei. Nur LEs wurden genutzt.

Wie kann ich besser machen?

Vielen Dank im Voraus!

Lg Tomy

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tomy schrieb:
> Alle Speicherbits sind noch frei.
Logisch, denn mit dieser Beschreibung kann kein RAM angesprochen und 
umgesetzt werden. Es muss ja jeder Speicher gleichzeitig angesprochen 
werden können, weil es am einfachsten ist, ...
> Wenn die Regler parallel laufen sollen


Die Frage ist eher: wie schnell müssen die Regler laufen?
Und wieviel Zeit braucht davon deine Fließkommarechnung?
Wenn dir dann noch Zeit übrigbleibt, dann kannst du zu speichernde Werte 
ins RAM auslagern. Übrigens: warum musst du eigentlich so viel 
speichern? In einem analogen PI Regler speichert ja auch nur der I-Wert. 
Du speicherst aber viel mehr:
 ArrayYiOldOutput_s
 ArrayCtrlOutput_s
 CtrlInput_s.Err
 YiOldInput_s

> Für die Statemachine brauche ich einen Mux
Alles, was hinter einem rising_edge zugewiesen wird, muss als Flipflop 
realisiert werden. Ein Multiplexer an sich hat aber üblicherweise keine 
Speicherelemente. Deiner schon...


Tomy schrieb:
> Für meine Applikation habe ich ca. 124 PI-Rechner
Tomy schrieb:
> kann der FPGA nur ca. 50 Regler tragen.
Du brauchst 124 und konntest bisher maximal 50 realisieren, oder 
wie?


BTW:
> der FPGA
Ein FPGA ist ein Feldprogrammierbares Gate Array.
Und der richtige Artikel zu "Array" ist das Array.
Ergo heißt es auch das FPGA.

[Der L. (vhdl-neuling)]

Lothar Miller schrieb:
> BTW:
>> der FPGA
> Ein FPGA ist ein Feldprogrammierbares Gate Array.
> Und der richtige Artikel zu "Array" ist das Array.
> Ergo heißt es auch das FPGA.

Vielleicht meinte er ja "der FPGA-Baustein" und der Baustein wurde 
wegoptimiert :-)

[Mac G. (macgyver0815)]

Das FPGA flog in die Kiste!
Der FPGA-Baustein flog in die Kiste!
Den FPGA-Baustein aus der Kiste holen!
Die FPGA-Bausteine aus der Kiste holen!
Dem FPGA-Baustein seine Kiste holen!

Oder der neudeutsche Universalartikel:
De FPGA flog voll aus de Kiste, ey!

;-)

[Tomy (Gast)]

Hallo zusammen,
Danke erst mal für eure Antwort:-)

Lothar Miller schrieb:
> wie schnell müssen die Regler laufen?

ca. 20µS haben die Regler Zeit. (Clock "Clk" ist dabei 50MHz)

Lothar Miller schrieb:
> Und wieviel Zeit braucht davon deine Fließkommarechnung?

ich habe nur Fixed Point Operation. Damit ich weiß, wann der Regler 
fertig ist (wann das Status-Bit "Done" gesetzt wird), mache ich in 
meinem PI-Regler mit "Clock-Enable", also meine ich so etwa:

-- PI Control Process
PiCtrl_pro: PROCESS(clk, reset_n) IS    
BEGIN              
 if reset_n = '0' then -- asyn reset_n
   yout_sat_reg <= (others=> '0');
   Ki_Mantise_reg <= (others=> '0');
   Kp_expopnet_reg <= (others=> '0');
   Ki_exp_reg <= (others=> '0');
   ysum_reg <= (others=> '0');
   yi_alt <= (others=> '0');
   start_delay <= (others=> '0');
   op1_reg <= (others=> '0');
   op2_reg <= (others=> '0');
   -- ...
 elsif rising_edge(clk) then        
 -- start: los!
  if ( start = '1' ) then -- Uebernahme gueltige Daten
   start_delay(0) <= '1';
   op1_reg <= Kp_mantise_inp;
   Kp_exponent_reg <= Kp_exponent_inp;
   Ki_exponent_reg <= Ki_exponent_inp;
   Ki_mantise_reg  <= Ki_mantise_inp;          
  else
   start_delay(0) <= '0';
  end if;
    
-- clock enable Vorbereiten
  if start_delay(1) = '1' then start_delay(2) <= '1';  else  start_delay(2) <= '0';end if ;
  if start_delay(2) = '1' then start_delay(3) <= '1';  else  start_delay(3) <= '0';end if ;
  if start_delay(3) = '1' then start_delay(4) <= '1';  else  start_delay(4) <= '0';end if ;
  if start_delay(4) = '1' then start_delay(5) <= '1';  else  start_delay(5) <= '0';end if ;
  if start_delay(5) = '1' then start_delay(6) <= '1';  else  start_delay(6) <= '0';end if ;
  if start_delay(6) = '1' then start_delay(7) <= '1';  else  start_delay(7) <= '0';end if ;
  if start_delay(7) = '1' then start_delay(8) <= '1';  else  start_delay(8) <= '0';end if ;
  if start_delay(8) = '1' then start_delay(9) <= '1';  else  start_delay(9) <= '0';end if ;
  if start_delay(9) = '1' then start_delay(10)<= '1';  else  start_delay(10) <= '0';end if ;

 -- Delay 1 Clock nach "Start"
  if start_delay(0) = '1' then
   start_delay(1) <= '1';          
   AbsKpExp_r <= AbsKpExp_s; 
   AbsKiExp_r <= AbsKiExp_s;           
  else  
   start_delay(1) <= '0';
  end if ;
 -- Regelabweichung mit Überlauf check und Korrektur
  if start_delay(1) = '1' then op2_reg <= DeltaMitOVcheck_s; end if;
 -- (kp_mantise * delta)
  if start_delay(2) = '1' then yp1_reg <= i32Tmp_s; end if; -- yp1_reg = DeltaMitOVcheck_s * Kp_mantise_inp
 -- mux
  if start_delay(3) = '1' then op1_reg <= Ki_man_reg; end if; 
 -- ...              
 -- ...
 -- "done" nach 12 Clock
  if start_delay(10) = '1' then  
    done <= '1';
    y_out <= y_sat_tmp;
  else 
    done <= '0'; 
  end if;
end process;

-- Absolutwertsbildung
AbsKpExp_s <= Kp_exponent_reg when Kp_exponent_reg(15) = '0' else - Kp_exponent_reg;
AbsKiExp_s <= Ki_exponent_reg when Ki_exponent_reg(15) = '0' else - Ki_exponent_reg;

-- gemeinsame Multiplikation: (delta * Kp_mantise) oder (delta * Ki_mantise)
i32Tmp_s <= op1_reg * op2_reg;

-- Regelabweichung mit Überlauf check und Korrektur
DeltaMitOVcheck_s <= OV_SUB16(ref_inp, act_inp); -- (ref - act)

-- ..
-- ..
-- ..

Wie implementiert ihr eigentlich euren PI-Regler?

Lothar Miller schrieb:
> Wenn dir dann noch Zeit übrigbleibt, dann kannst du zu speichernde Werte
> ins RAM auslagern

wie genau kann ich das machen?

Lothar Miller schrieb:
> Übrigens: warum musst du eigentlich so viel
> speichern? In einem analogen PI Regler speichert ja auch nur der I-Wert.
> Du speicherst aber viel mehr:
>  ArrayYiOldOutput_s
>  ArrayCtrlOutput_s
>  CtrlInput_s.Err
>  YiOldInput_s

Ich nutze nur eine gemeinsame PI-Regler Block. In diesem Block befinden 
sich 4 parallel PI-Regler, die gemeinsam "start", "Ki", "Kp" besitzen. 
Die separate Inputs sind:
 1) 4x Regelabweichungen (in Array "CtrlInput_s.Err")
 2) 4x Integralswerte von der letzten Abtastzeit (in Array 
"YiOldInput_s")
Die separaten Outputs sind:
 1) 4x aktuelle Integralswerte (in "ArrayYiOldOutput_s");
 2) 4x Regleroutput

Wenn ein Block fertig ist, muss ich erst mal die Ergebnisse umlagern, 
und dann vorbereite ich die Inputs für die Block, anschließend mit 
"start".

Lothar Miller schrieb:
> Du brauchst 124 und konntest bisher maximal 50 realisieren, oder
> wie?

Ich brauche 124 Regler. Wenn ich alle Regler als 124 Instanzen (also 
parallel laufend) definieren würde, dann gibts nicht genug Resource. 
Also kann ich dann nur 50 Instanzen einpacken. Dabei liegt der 
Resource-Verbrauch um ca. 95%.

Wenn ich aber mit der oberen Zustandmaschine realisiere, dann können 124 
Regler eingepackt werden, und Resource-Verbrauch ist dann 90%.

Lothar Miller schrieb:
> Ein FPGA ist ein Feldprogrammierbares Gate Array.
> Und der richtige Artikel zu "Array" ist das Array.
> Ergo heißt es auch das FPGA.

Danke für den Hinweis:-)

Euch noch ein schönes Wochenende!

lg Tomy

[Tomy (Gast)]

Lothar Miller schrieb:
>> der FPGA
> Ein FPGA ist ein Feldprogrammierbares Gate Array.
> Und der richtige Artikel zu "Array" ist das Array.
> Ergo heißt es auch das FPGA.

ps.
Entschuldigung für mein kaputtes Deutsch! Jeder Hinweis ist willkommen! 
^^

nochmal ciao!

[Tomy (Gast)]

Hallo,

keine Idee?

[abcd (Gast)]

-- clock enable Vorbereiten
  if start_delay(1) = '1' then start_delay(2) <= '1';  else  start_delay(2) <= '0';end if ;
  if start_delay(2) = '1' then start_delay(3) <= '1';  else  start_delay(3) <= '0';end if ;
  if start_delay(3) = '1' then start_delay(4) <= '1';  else  start_delay(4) <= '0';end if ;
  if start_delay(4) = '1' then start_delay(5) <= '1';  else  start_delay(5) <= '0';end if ;
  if start_delay(5) = '1' then start_delay(6) <= '1';  else  start_delay(6) <= '0';end if ;
  if start_delay(6) = '1' then start_delay(7) <= '1';  else  start_delay(7) <= '0';end if ;
  if start_delay(7) = '1' then start_delay(8) <= '1';  else  start_delay(8) <= '0';end if ;
  if start_delay(8) = '1' then start_delay(9) <= '1';  else  start_delay(9) <= '0';end if ;
  if start_delay(9) = '1' then start_delay(10)<= '1';  else  start_delay(10) <= '0';end if ;

Das scheint mir ein sehr unkonventionell beschriebenes Schieberegister 
zu sein. Möglicherweise versteht das die Synthese nicht und macht was 
kompliziertes draus. Ich würde das mal wie ein Schieberegister 
beschreiben und kucken obs was hilft.

[Klaus Könner (Gast)]

abcd schrieb:
>

> -- clock enable Vorbereiten
>   if start_delay(1) = '1' then start_delay(2) <= '1';  else 
> start_delay(2) <= '0';end if ;
>   if start_delay(2) = '1' then start_delay(3) <= '1';  else 
> start_delay(3) <= '0';end if ;
>   if start_delay(3) = '1' then start_delay(4) <= '1';  else 
> start_delay(4) <= '0';end if ;
>   if start_delay(4) = '1' then start_delay(5) <= '1';  else 
> start_delay(5) <= '0';end if ;
>   if start_delay(5) = '1' then start_delay(6) <= '1';  else 
> start_delay(6) <= '0';end if ;
>   if start_delay(6) = '1' then start_delay(7) <= '1';  else 
> start_delay(7) <= '0';end if ;
>   if start_delay(7) = '1' then start_delay(8) <= '1';  else 
> start_delay(8) <= '0';end if ;
>   if start_delay(8) = '1' then start_delay(9) <= '1';  else 
> start_delay(9) <= '0';end if ;
>   if start_delay(9) = '1' then start_delay(10)<= '1';  else 
> start_delay(10) <= '0';end if ;
>

>
> Das scheint mir ein sehr unkonventionell beschriebenes Schieberegister
> zu sein. Möglicherweise versteht das die Synthese nicht und macht was
> kompliziertes draus. Ich würde das mal wie ein Schieberegister
> beschreiben und kucken obs was hilft.

und weiter oben den asynchronenen reset von start_delay entfernen

start_delay <= (others=> '0');

Dann stehen die chancen gut das die Synthese SRL Macros statt FF 
instanziert. Eine LUT ersetzt im best case 10 FF.
MfG

[Tomy (Gast)]

vielen Dank für eure schnelle Antwort!:)

Ich würde eure Empfehlungen ausprobieren:)

lg Tomy