APIX2 Chip - Simulation mit Berechnung des Augendiagramms

[Stephan G. (dg1bgs)]

Hallo zusammen,
ein von einem APIX2-Chip (s. 
http://www.inova-semiconductors.de/en/products_apix2.html) ausgehendes 
Signal soll simuliert und das zu erwartende Augendiagramm an der 
Datensenke auf Basis der S-Parameter berechnet werden. Die Simulation 
und Berechnung soll zudem mit CST Microwave-Studio bzw. CST 
Design-Studio erfolgen.
Scheinbar habe ich hier noch ein Verständnisproblem bzw. einfach ein 
Fehler in meinem Denkansatz, denn die Zeiten im nachher abgebildeten 
Augendiagramm passen meines Erachtens nicht mit den Vorgaben zusammen. 
Hier mein Ansatz:

•Der APIX2-Chip liefert eine maximaler Datenrate von 3 Gbit/s
•Da es sich um eine differentielle Datenübertragung handelt, sollten pro 
Takt genau doppelt so viele Daten übertragen werden können. In diesem 
Fall beträgt die Taktfrequenz also 1,5 GHz
•Die gesamte Priodendauer würde damit 1/(1,5 GHz)=666 ps betragen >>?
•Die Pulsbreite soll laut Datenblatt 333 ps betragen (unter 
Berücksichtigung aller Harmonischen)
•Für Anstiegs- und Abstiegszeit habe ich vereinfacht Anstiegszeit = 
Abstiegszeit angenommen und, dass sie sich diese auf die restlich Zeit 
aufteilt. Ergo bliebe je 166,5 ps für An- und Abstiegszeit.

Leider habe ich bisher keine Angaben zur Steilflankigkeit der Signale 
und zur Definition der Pulsebreite, z.B. ob FWHM (Full Width at Half 
Maximum) verwendet wird.

Nun meine Frage:
•Wenn ich in CST im Konfigurationsmenü "Eye diagram generation" als 
Initial bits PRBS (2^6) einstelle, die Rise time mit 166,5 ps, Fall time 
= 166,5 ps sowie eine Pulse length von 333 ps erhalte ich das beigefügte 
Augendiagramm. Die Pulsebreite fällt jetzt aber deutlich kleiner aus 
bzw. werden innerhalb der 666 ps zwei Augen inkl. der Anstiegs- und 
Abfallzeit dargestellt. Wie ist der Zusammenhang zu verstehen?

[Helmut S. (helmuts)]

>•Der APIX2-Chip liefert eine maximaler Datenrate von 3 Gbit/s
•Da es sich um eine differentielle Datenübertragung handelt, sollten pro
Takt genau doppelt so viele Daten übertragen werden können.

Diese Aussage ist falsch.
Durch differentielle Datenübertragung ändert sich zeitlich überhaupt 
nichts gegenüber "single ended" Übertragung. Der einzige Unterschied 
ist, dass du zusätzlich einen invertierten Ausgang hast und damit die 
Leitungen differentiell führen kannst um Störeinkopplungen zu 
reduzieren.

[Stephan G. (dg1bgs)]

Helmut S. schrieb:
>>•Der APIX2-Chip liefert eine maximaler Datenrate von 3 Gbit/s
> •Da es sich um eine differentielle Datenübertragung handelt, sollten pro
> Takt genau doppelt so viele Daten übertragen werden können.
>
> Diese Aussage ist falsch.
> Durch differentielle Datenübertragung ändert sich zeitlich überhaupt
> nichts gegenüber "single ended" Übertragung. Der einzige Unterschied
> ist, dass du zusätzlich einen invertierten Ausgang hast und damit die
> Leitungen differentiell führen kannst um Störeinkopplungen zu
> reduzieren.
Hallo Helmut und danke für die schnelle Antwort. Was beudetet das dann 
für die Taktfrequenz und die gesamte Periodendauer? -> 3 GHz 
Taktfrequenz -> 333 ps? Das würde aber bedeuten, dass Pulse length = 
Pulsebreite ist. Wie kann ich dann also auf die Anstiegs- und Abfallzeit 
schließen?

[Stephan G. (dg1bgs)]

Stephan G. schrieb:
> Was beudetet das dann
> für die Taktfrequenz und die gesamte Periodendauer? -> 3 GHz
> Taktfrequenz -> 333 ps? Das würde aber bedeuten, dass Pulse length =
> Pulsebreite ist. Wie kann ich dann also auf die Anstiegs- und Abfallzeit
> schließen?

Hat vielleicht noch jemand Anderes eine Idee hierzu?

[Grendel (Gast)]

Sollte sich die Anstiegs und Abfallzeit nicht aus den 
Simulationsparametern ergeben (= Du musst da gar nix einstellen)? Und 
aus dem Simulationsmodell des Chips?

Zur Datenrate: DDR !
1 Datum pro Taktflanke (kenn den Chip nicht, ist aber üblich).