Arbeitsspeicher beim compilieren

[Heinz (Gast)]

Liebe Kollegen!

Ich habe ein Desing für einen Virtex 6 240T geschrieben.
(mit SoftCore und sehr vielen Entities).

Xilinx ISE compiliert inzwischen seit 34 Stunden und hat mir den PC 
Arbeitsspeicher bis auf 95% angefüllt (Xilinx hat momentan 21.5 GB - 
steigend).

Ist das normal? Ich mache mir keine Sorgen, dass das Design so lange zum 
compilieren braucht aber so viel Arbeitsspeicher kommt mir eigenartig 
vor.

Was sagt ihr dazu?

LG
Heinz

[franke (Gast)]

Hört sich (finde ich) sehr komisch an.
Wobei ich nicht weiß, wie groß dein Design den wirklich ist.

Würd ich eher auf einem Fehler in deinem Design tippen der ISE in den 
Wald jagt.

Sind die Cores auch ausgelastet?

Gruß

[Karl Könner (Gast)]

Für kleine Designs (S3-200 .. ... S6-LX16) sind nach meiner Erfahrung 2 
GB u.U. grenzwertig (Festplatte rödelt) und 4 GB ausreichend. Da so ein 
240 zu diesen wohl Faktor 10 .. 20 mehr zu platzieren/routen hat, 
verwundern mich 21 GB nicht besonders.

MfG,

[Karl Könner (Gast)]

BTW, schau mal dort:

http://www.xilinx.com/ise/products/memory.htm

[Heinz (Gast)]

Ich lass das Design übers Wochenende laufen. Mal sehen was am Montag 
rauskommt.

@Franke: an einen Fehler im Design hab ich auch schon gedacht aber 
müsste da nicht irgendein Error rauskommen!? Die Simulation der 
einzelnen Teile (µC, Rest) hat funktioniert.

@Karl: Danke!

Momentan hat sich die ISE bei 20.9 GB eingependelt. Ich schau in einer 
Stunde noch einmal nach, vielleicht habe ich glück und der Wert sinkt 
wieder.

LG
Heinz

[franke (Gast)]

ich hatte das auch schon...

mir will es aber gerade verdammt nochmal nicht einfallen was da war. 
grrr
Aber ich hatte einen Richtwert, daher hab ich's dann auch abgebrochen.
In welchen Schritt hängt ISE?

[Karl Könner (Gast)]

Xilinx schreibt etwas kryptisch:

"2.The number and complexity of timing constraints directly impact the 
memory requirements"

Vor Jahrzehnten (Spartan-2) hab ich zumindest für die gesamtlaifzeit 
beobachtet, das sobald ich (leicht einzuhaltende) timing - constraints 
für sync-Stufen (FF knapp hintereinander platzieren) hinzufügte, ISE 
signifikant länger compilierte. Ob das an Speichermangel zurückführen 
liess kann ich nicht mehr nachvollziehen.
"Entrümpeln" der timing constraints sollte aber ein versuch wert sein. 
Oft können Area constraints (quasi handplatzierung) timing constraints 
für einzelnen Pfade (bspw. um IO-Pad, Speichereinterface) ersetzen.

MfG

[Heinz (Gast)]

Das waren die letzten 2 Meldungen.

INFO:HDLCompiler:679 - 
"E:\TriLite_uC\uC_Interface_plus_uC\V6_Code\vhd\uC_Interface.vhd" Line 
83. Case statement is complete. others clause is never selected

Elaborating entity <DDC264> (architecture <Behavioral>) from library 
<work>.

Ja, die Timing Constraints könnten es auch sein.
Ich glaube beim letzten Design ohne µC konnte das Timing nicht 
eingehalten werden. War mir aber egal das es sich um ein proof of 
concept Projekt handelt.
Gute Idee, danke

LG
Heinz

[Duke Scarring (Gast)]

Heinz schrieb:
> Ist das normal? Ich mache mir keine Sorgen, dass das Design so lange zum
> compilieren braucht aber so viel Arbeitsspeicher kommt mir eigenartig
> vor.
Wieviel Speicher hast Du denn im PC verbaut? Vielleicht ist er ständig 
am swappen.
Hast Du einen RAM mit Reset versehen? Da macht dann die Synthese 
distributed RAM draus. Das kann dauern.

Kannst Du auch Teile von Deinem Design synthetisieren? Wie sind da die 
Zeiten?

Duke

[Heinz (Gast)]

Ja, mein RAM hat einen Reset (die Entity).
Das sollte ich vielleicht ändern.

Ich hab 24GB im PC

[Heinz (Gast)]

ISE compiliert wieder - meine schreibt etwas.

PERFEKT!!!