Forum: FPGA, VHDL & Co. ChipScope geht in 14.4 nicht


von Thorsten R. (Gast)


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Ich versuche mit 14.4 einen ILA zu generieren, aber das Design wird 
nicht gebaut. Es kommt eine Fehlermeldung, dass kein ILA angelegt werden 
kann, weil das coregen.cgd nicht gefunden werden kann. Mit 13.4 lässt 
sich das design aber ohne Weiteres bauen.

Sagt euch das was?

von Planer (Gast)


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Was ist denn ein ILA?

von XYZ (Gast)


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wieOskar schrieb im Beitrag #3269551:
> Kann ja nicht gehen 14.04 kommt ja erst nächstes Jahr raus?! Also
> Ubuntu. Wovon redest du?
>
> Ganz wichtig meine Milchschnitte ist leer.

Aktuell ist die ISE 14.6 bzw. Vivado 2013.2!

http://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/design-tools.html

Planer schrieb:
> Was ist denn ein ILA?

Das ist Chipscope.

ILA = Integrated Logic Analyzer

von Thorsten Radke (Gast)


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So nochmal probiert:

Ich verwende wie gesagt ISE 14.4, habe nach dem Mapping noch über 40 
BRAMs frei und der will einfach den ChipsCope Core nicht einbauen, wenn 
ich mehr als 8192 Punkte verwende. Der Core beansprucht bei 8192 genau 
14 BRAMs, wenn ich auf 16384 erhöhe, prognostiziert er, wie zu erwarten, 
28. Von den 40 noch zur Verfügung stehenden, würden also nur 14 
angekratzt.

Geht aber nicht. Kann das jemand bestätigen?

Direkt nach der Synthese, ab der ihm ja die Zahl der BRAMs bekannt ist, 
zeigt er 56% Nutzung der Rams, wobei die 8er und 16er zusammengefasst 
sind.

Das Ganze ist also ein Mappingproblem. Frage: Kann es ein anderes limit, 
z.B. die Takte sein, das indirekt dazu führt, dass die RAMs nicht 
erreicht werden können?

von Christian R. (supachris)


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Ist das ein Spartan 6?

von Christian R. (supachris)


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Hast du den Core mal neu generieren lassen? *.cgd kenn ich gar nicht 
(Tippfehler?), meine Cores haben eine globale coregen.cgp wo alle Cores 
des Projektes drin sind und dann braucht man eigentlich nur die XCO 
Datei zum Erstellen des Cores. Ist die coregen.cgp denn überhaupt da? 
Wenn ja, was passiert wenn du die aus dem Core Generator (Stand Alone, 
nicht über ISE) öffnest? Meines Wissens braucht ISE die Datei nicht, 
wenn der Core komplett gebaut ist

von T.R. (Gast)


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Ja klar, alles neu angelegt mit der aktuellen Version.

Das ist das neue Ergebnis inklusive ILA:

Number of RAMB16BWERs  47  116  40%
Number of RAMB8BWERs   21  232   9%

ILA  : 14 RAMs   der 9er

Das ist doch ein Mist!

Die og. Fehlermedlung war noch etwas anderes und bezog sich auf ein 
nicht gefundenes file.

von FPGA-Entwickler (Gast)


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Versuche mal die neuere Softwareversion. Chipscope scheint da eine Weile 
nicht weiterentwickelt worden zu sein, bzw es wird stiefmütterlich 
behandelt.

von J. S. (engineer) Benutzerseite


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Das würde ich auch empfehlen.

Designs ab einer gewissen Grösse werden nicht gebaut. Das scheint aber 
auch an der Problematik des Routings und der Resouren zu liegen. Ich 
hatte auch den Fall dass, es ein scheinbares Grössenlimit gibt, was aber 
an der zusätzlichen Verwaltung des Cores und den BRAMs zu liegen 
scheint, an die er bei bestimmten Takten nicht dranzukommen scheint. Bei 
anderen Samplern mit anderen Takten und Signalen baut er einen 32768 
sampler durchaus auf.

von Christian R. (supachris)


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Stephan S. schrieb im Beitrag #3303003:
> Warte derzeit auf die 14.5.  ChipScope sollte da lt. Aussage
> gefixt
> sein.

Hä? Es gibt doch schon seit einer ganzen Weile die 14.6!

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