PLL verwenden ice40HX8k

[Student (Gast)]

Hallo,

ich arbeite mich gerade in VHDL/FPGAs ein und bin gerade auf ein Problem 
gestoßen. Ich will die PLL des FPGAs ( Typ oben ) verwenden um einen 
höheren Takt zu generieren. Der FPGA sitz auf den Lattice iCEDragon 
Evaluation Board. Mein Problem ist nun ich habe mir ein Frequenzteiler 
aufgebaut der den Takt der PLL runterteilen soll. Die Software iCECube2 
stellt eine Wizard zur Verfügung der mir die PLL konfiguriert und zwei 
Dateien ausspuckt:

Einmal die Instanziierung:

PLLModul_inst: PLLModul
port map(
          PACKAGEPIN => ,
          PACKAGEPINB => ,
          PLLOUTCORE => ,
          PLLOUTGLOBAL => ,
          RESET => 
        );

und die "Modul-Makros":

entity PLLModul is
port(
      PACKAGEPIN: in std_logic;
      RESET: in std_logic;
      PLLOUTCORE: out std_logic;
      PLLOUTGLOBAL: out std_logic
    );
end entity PLLModul;

architecture BEHAVIOR of PLLModul is
begin
PLLModul_inst: SB_PLL40_PAD
port map(
          PACKAGEPIN => PACKAGEPIN,
          PLLOUTCORE => PLLOUTCORE,
          PLLOUTGLOBAL => PLLOUTGLOBAL,
          EXTFEEDBACK => open,
          DYNAMICDELAY => open,
          RESETB => RESET,
          BYPASS => '0',
          LATCHINPUTVALUE => open,
          LOCK => open,
          SDI => open,
          SDO => open,
          SCLK => open
        );

-- Fin=27, Fout=100
generic map(
             DIVR => "0001",
             DIVF => "0111010",
             DIVQ => "011",
             FILTER_RANGE => "001",
             FEEDBACK_PATH => "SIMPLE",
             DELAY_ADJUSTMENT_MODE_FEEDBACK => "FIXED",
             FDA_FEEDBACK => "0000",
             DELAY_ADJUSTMENT_MODE_RELATIVE => "FIXED",
             FDA_RELATIVE => "0000",
             SHIFTREG_DIV_MODE => "00",
             PLLOUT_SELECT => "GENCLK",
             ENABLE_ICEGATE => '0'
           );
end BEHAVIOR;

--uiPll40ModuleData
--PllType: SB_PLL40_PAD
--PllModuleName: PLLModul
--PllInstanceName: PLLModul_inst
--DIVR: 0001
--DIVF: 0111010
--DIVQ: 011
--FILTER_RANGE: 001
--FEEDBACK_PATH: SIMPLE
--EXTERNAL_DIVIDE_FACTOR: 1
--DELAY_ADJUSTMENT_MODE_FEEDBACK: 
--DELAY_ADJUSTMENT_MODE_RELATIVE: FIXED
--FIXED_DELAY_ADJUSTMENT_FEEDBACK: 0
--FIXED_DELAY_ADJUSTMENT_RELATIVE: 0
--SHIFTREG_DIV_MODE: 00
--PLLOUT_SELECT: GENCLK
--PLLOUT_SELECT_PORTA: 
--PLLOUT_SELECT_PORTB: 
--ENABLE_ICEGATE: false
--ENABLE_ICEGATE_PORTA: false
--ENABLE_ICEGATE_PORTB: false
--TEST_MODE: 
--RESET: true
--BYPASS: false
--LATCHINPUTVALUE: false
--LOCK: false
--InputFrequency: 27
--OutputFrequency: 100

Daraufhin hab ich ein komplettes Modul geschrieben (siehe Anhang), wo 
diese generierten Files in mein Top-Level Design verwendet werden. Beim 
Synthetisieren bekomme ich aber zwei Fehler:

@E:CD213 : PLLModul.vhd(16) | Undefined identifier
@E:CD214 : PLLModul.vhd(33) | Not a concurrent statement
@E: :  | Parse errors encountered - exiting

Das Modul SB_PLL40_PAD ist ein "Primitive"! Wie binde ich das in mein 
Desgin ein, da scheinbar nicht bekannt??

Habt ihr vielleicht einen Beispielcode wo die PLL verwendet wird??

Hoffe wir kann jemand Tipps geben wie man das Problem konsequent angehen 
kann! ( Die Suchmaschine hab ich mittlerweile schon einige Zeit lang 
bemüht, außerdem sind die Beispiele der IDE bzw. die Dokumentation zur 
PLL relativ dürftig)


mfg
Student

[SuperWilly (Gast)]

Der Compiler weiß nicht, woher er die Komponente "SB_PLL40_PAD" nehmen 
soll.

Entweder man spendiert eine Komponenten-Deklaration oder eine Library, 
die man so einbindet:

library xy;
use xy.components.all;

Es wundert mich ein wenig, dass derlei Zeilen im generierten Code 
fehlen...


VG, SuperWilly

[Student (Gast)]

Hallo,
mich hat das auch verwundert, vorrallem das beim auto. generiertern code 
vorm entity keine standard libarys eingebuden werden! Was eigentlich 
Pflicht ist!

Danke fuer das schnelle feedback! Werde es versuchen! Wenn schon andere 
mit diesen  Board bzw. mit diesen fpga gearbeitet haben! Wuerde ich mich 
nochn ueber Tipps freuen!

Lg Student

[Student (Gast)]

Student schrieb:
> Hallo,
> mich hat das auch verwundert, vorrallem das beim auto. generiertern code
> vorm entity keine standard libarys eingebuden werden! Was eigentlich
> Pflicht ist!
>
> Danke fuer das schnelle feedback! Werde es versuchen! Wenn schon andere
> mit diesen  Board bzw. mit diesen fpga gearbeitet haben! Wuerde ich mich
> nochn ueber Tipps freuen!
>
> Lg Student

Sorry fuer die vielen Tippfehler! :)