dezimal und kommazahl dividieren

[Jois (Gast)]

Hallo Leute,

ich möchte zwei std_logic_vector (26 downto 0) und (18 downto0 ) 
dividieren
zB. 2000408(27 bits) durch 277894(19 bits) = 7,198
konnte mir jemand bitte sagen, wie kann ich das Ergebnis in kommazalh 
kriegen?

Grüß,
Jois

[Falk B. (falk)]

Mit Festkommmaarithmetik. Nichts desto trotz braucht man ein 
Dividierer -IP Core, wenn es ein synthetisierbares Modul werden soll.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jois schrieb:
> konnte mir jemand bitte sagen, wie kann ich das Ergebnis in kommazalh
> kriegen?
Ich hätte da noch eine oder zwei Fragen:
Wie genau soll denn diese Kommazahl sein?
Was willst du damit machen?
Wieviele Nachkommastellen brauchst du?
Woher kommen die beiden zu teilenden Zahlen?
Wie schnell muss die Berechnung sein?

[Martin H. (disjunction)]

Wenn du den Divident um ein paar Nullen erweiterst, kommt das Ergebnis 
in sozusagen als Festkommazahl heraus.

Ich habe mal einen Sequenziellen Dividierer zusammengebaut wenn 
Interesse besteht sag bescheid.

[Tom W. (Gast)]

Interesse.

[Martin H. (disjunction)]

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity Dividierer is
 Port ( CLK          : in    std_logic;
        RESET        : in    std_logic;
        START        : in    std_logic;
        READY        : out   std_logic;
        Dividend     : in    std_logic_vector;
        Divisor      : in    std_logic_vector;
        Quotient     : out   std_logic_vector
      );
end Dividierer;

architecture Dividierer_Architecture of Dividierer is

begin

--assert Quotient'length = (Dividend'length)
--    report "Dividierer: Quotient length must equal Dividend length" severity error;

process (CLK)
variable i   : integer range 0 to Dividend'length-1 + 2 := 0;
variable q   : std_logic_vector(Dividend'length  downto 0);  -- Ansichtlich etwas länger
variable d   : std_logic_vector(Dividend'length-1 downto 0);
variable div : std_logic_vector(Dividend'length-1 downto 0);
variable x   : std_logic_vector(Dividend'length   downto 0);  -- 1bit läger wegen Subtraktionsüberlauf 
variable c   : std_logic;

constant zeros : std_logic_vector(Dividend'length downto 0) := (others => '0');
constant ones  : std_logic_vector(Dividend'length downto 0) := (others => '1');

begin
  if (CLK'event and CLK = '1') then 
    if Reset = '0' then 
      if i = 0 then 
        c   := '0'; 
        d   := Dividend; 
        div := (others => '0'); 
        div := Divisor ; 
        q   := (others => '0'); 
        x   := (others => '0');
        if START = '1' then i := 1; end if;
        READY <= '0';
      else
        c                      := x(x'length-1);
        x(x'length-1 downto 0) := x(x'length-2 downto 0) & d(d'length-1);
        d(d'length-1 downto 0) := d(d'length-2 downto 0) & '-'; -- don?t care 
       
        if c = '0' then
          x := x - ("0" & div);
        else 
          x := x + ("0" & div);
        end if;
        
        q(q'length-1 downto 0) := q(q'length-2 downto 0) & not x(x'length-1);      
        
        i := i + 1;
        READY <= '0';
        if i = Dividend'length+1 then 
         if q(q'length-1 downto Quotient'length) /= zeros(q'length - 1 - Quotient'length downto 0) then
            q := (others => '1');
          end if;  
          
          Quotient <= q(Quotient'length-1 downto 0); 
          i := 0;
          READY <= '1';
        end if;
      end if;
    else
        i   := 0;
        c   := '0'; 
        q   := (others => '0'); 
        x   := (others => '0');
        READY <= '0';
    end if;
  end if;
end process;

end Dividierer_Architecture;

[Duke Scarring (Gast)]

Martin H. schrieb:
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
Vielleicht machst Du da nochmal etwas hübscheren Code draus, hier meine 
Kritikpunkte:
1. siehe Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"
2. exzessive Verwendung von Variablen
3. fehlende Testbench

Duke

[Martin H. (disjunction)]

Duke Scarring schrieb:
> Martin H. schrieb:
>> use IEEE.STD_LOGIC_ARITH.ALL;
>> use IEEE.STD_LOGIC_UNSIGNED.ALL;
> Vielleicht machst Du da nochmal etwas hübscheren Code draus, hier meine
> Kritikpunkte:
> 1. siehe Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"
gebongt...
> 2. exzessive Verwendung von Variablen
hat die Logik schön klein gemacht
> 3. fehlende Testbench
mpf...vergessen...ist schon 10 Jahre alt der Code und ich habe die TP 
nie wieder gebraucht...
>
> Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

>> 2. exzessive Verwendung von Variablen
> hat die Logik schön klein gemacht
Häh? Wie erklärst du dir das?

Ich hätte da auch was zum Thema:
 http://www.lothar-miller.de/s9y/archives/29-Division-in-VHDL.html

[Martin H. (disjunction)]

Lothar Miller schrieb:
>>> 2. exzessive Verwendung von Variablen
>> hat die Logik schön klein gemacht
> Häh? Wie erklärst du dir das?
Ich hatte einen Servoregler in einen XC2S100 zu pressen
Number of Slices - war mein größtes Problem und da habe ich angesetzt...
Ich kann es heute auch nicht mehr nachvollziehen. Das Original hatte 
noch einen Multiplexer da ich zwei Divisionen brauchte.