IOBUFFER richtig beschalten

[Martin (Gast)]

Ich bin etwas unsicher ob ich den IOBUFFER beim Virtex 5 richtig 
beschaltet habe.

Am Pin "IO" haben ich den FPGA Pin gehängt.

Beim Pin "I" habe die Daten angehängt die ich senden möchte.
Beim Pin "O" erhalte ich die empfangenen Daten.

Jedoch kommt mir das mit I und O komisch vor daher denke ich das ich es 
falsch beschaltet habe.

[HTI (Gast)]

Kommt mir auch komisch vor. Was sind das für symbole? In ISE sieht das 
doch anders aus und im VHDL bei der Beschreibung als Primitive sind die 
Is immer der Eingang und die Os immer die Ausgänge des Buffers.

[Fpgakuechle K. (Gast)]

Martin schrieb:
> Ich bin etwas unsicher ob ich den IOBUFFER beim Virtex 5 richtig
> beschaltet habe.
>
> Am Pin "IO" haben ich den FPGA Pin gehängt.
>
> Beim Pin "I" habe die Daten angehängt die ich senden möchte.
> Beim Pin "O" erhalte ich die empfangenen Daten.
>
> Jedoch kommt mir das mit I und O komisch vor daher denke ich das ich es
> falsch beschaltet habe.

Das ist korrekt so, ist halt wie ein Abwasserrohr. Aussen vor dem Haus 
ist der Ausgang des Rohres und im Haus an der Spüle ist der Einlass vom 
Abfluß.

MfG,

[Martin (Gast)]

Was für ein Vergleich ^^

OK dann weis ich bescheid.

[Christian R. (supachris)]

Ein Tipp: Gewöhn dir den Schematics-Quatsch gleich gar nicht erst an.
In VHDL oder auch Verilog geht das alles viel schneller und sinnvoller 
einzugeben.

[Fpgakuechle K. (Gast)]

Christian R. schrieb:
> Ein Tipp: Gewöhn dir den Schematics-Quatsch gleich gar nicht erst an.
> In VHDL oder auch Verilog geht das alles viel schneller und sinnvoller
> einzugeben.

IMHO ist es schon gut zu wissen wie so ein Pad aussieht und man es 
manuell einbauen kann (Instanz aus der unisim).

Kann man machen um alle settings die sonst im ucf (Xilinx) oder acf/tcl 
(Altera oder whatever (Actel, Cypress) in ein VHDL-file zu bringen und 
dieses architectureabhängig auszutauschen. So hat man auch fixe netz- 
und Instanzennamen für IO-timingsconstraints für die 3 IO-Pfade I,O,Z 
und muss nicht hoffen das add-IO-Buffer des XST bugfrei funktioniert und 
jedes mal nachschauen welchen Namen diesmal dafür generiert wurde.

Abgewöhnen muss man nicht gleich (jedenfalls nicht wie ein IO-Pad 
"aussieht) besser mal drüber nachdenken und für den Notfall (aggresives 
wegoptimieren) im Kopf behalten. Letzerer Fall tritt bspw. ein, wenn man 
das FPGA synthetisiert für ein volles pining ohne das design fertig ist 
und man aber unbedingt Pullup benötigt. der buildprozess streikt dann 
weil er ein constraint für ein netz hat, das nicht im design ist 
(Wegoptimiert da unbenutzt), bei Instanzierten IO-Buffern bleibt das 
Signal dagegen (meist).


MfG,