Hallo zusammen, ich habe ein Problem mit Eagle 6.5 (auch 6.4) beim Erzeugen einer Massefläche. Es werden zu einem einzelnen Pin eines Steckverbinders und eines anderen Bauteils "haarfeine" Linien erstellt (siehe Screenshot), obwohl die Anschlüsse nichts mit Masse zu tun haben. Hat jemand eine Idee? Gruß Jürgen
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Liegt noch irgendwo unsichtbar ein Leiterbahnrest mit GND-Potenzial?
Hast Du eine Beispieldatei mit so einem Fehler, die Du uploaden könntest?
Ich würde mal darauf tippen, daß das keine Leiterbahn ist, sondern das Symbol für die Bohrung. Aber das sieht man nicht genau. Ist keine Behauptung, sondern nur eine Vermutung... Kannst du mal alle Layer deaktivieren außer "bottom"? Dann sieht man auf jeden Fall, wenn es Kupfer ist. Aber wenn du mal ein Beispiel hochlädtst, kann es jeder nachvollziehen.
Könnte es evtl sein, dass an gerade diesem Pin laut Schaltplan das gleiche Massepotential anliegen sollte und das die Verbindungen sind, welche durch falsche Einstellungen evtl. ein bisschen zu klein geraten sind?
Glaube ich nicht.
Jürgen schrieb:
> ...obwohl die Anschlüsse nichts mit Masse zu tun haben.
Komische Sache. Ich hab's auch mit der 6.4 probiert, das hinzukriegen. Bei mir tritt es nicht auf. @Jürgen: Könntest du mal sagen, bei welchem Bauelement aus welcher Bibliothek das genau auftritt? Vielleicht ist es ein Fehler im Device. Hast du mal andere Stecker probiert, ob es dort auch so ist?
Width ist zu klein, vermutlich auf ~1-2mil. setzt das für das Massepolygon mal auf 10.
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Habe das gleiche Problem in einem Eagle Layout. Scheinen wohl Arefakte aus einem Design Rule Check zu sein. Seit das Problem auftrat liefert der DRC jede Menge Fehler. Habe dann mal den Gerber Postprocessor angeworfen. Ergebnis: Gerber Files sind in Ordnung. Das gleiche, wenn man die .brd Datei als Graphikdatei expoortiert. Die fehlerhaften Daten (hier in Layer 1) lassen sich im Board Editor nicht löschen. Bis auf die DRC Fehlermeldungen kann man wohl mit diesem Problem leben.
Der Pfeil und das eingekreiste bei dir sind die Fehlermeldungen des DRC. Da sind einfach zu kleine Abstände. Kleiner, als die Design Rules es zulassen. Wenn du auf Fehler gehst und dann in dem Error-Fenster die Fehler löschst, sind die Markierungen auch weg. Aber beim Jürgen sind das ja Striche innerhalb des Pins. Dürfte was anderes sein, denke ich... Genaueres erfahren wir, wenn sich Jürgen wieder meldet und vielleicht was hochlädt.
Die "Artefakte" bekommst Du mit "drc clear" weg ;) Und die "Fehler" werden Dir angezeigt, weil Du auf einen Mindestabstand testest, der größer ist, als die Abstände an den markierten Stellen tatsächlich sind. Das hier ist was komplett anderes.
Igel schrieb: > Habe das gleiche Problem in einem Eagle Layout. Scheinen wohl Arefakte > aus einem Design Rule Check zu sein. Seit das Problem auftrat liefert > der DRC jede Menge Fehler. Das mit den Fehlern wurde ja schon geschrieben. Als Abhilfe kannst du einfach die beiden Widerstände rechts oben (links und rechts vom TO92) tauschen, dann musst du nur noch eine Leiterbahn unter dem R durchführen ;)
Kevin K. schrieb: > Width ist zu klein, vermutlich auf ~1-2mil. setzt das für das > Massepolygon mal auf 10. Das hätte ich auch vermutet. Was mir auffällt ist, dass der Stoplack am Pin darunter ein n-Eck ist und am vermeindlichen Pin ein Kreis.
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Die angezeigten "Fehler" sind leider persistent! Da hilft kein "drc clear". Seitdem diese Geisterobjekte existieren beschwert sich auch der DRC jedesmal. PS: Ganz blöd bin ich ja auch nicht!
Martin H. schrieb: > Kevin K. schrieb: >> Width ist zu klein, vermutlich auf ~1-2mil. setzt das für das >> Massepolygon mal auf 10. > > Das hätte ich auch vermutet. Was mir auffällt ist, dass der Stoplack am > Pin darunter ein n-Eck ist und am vermeindlichen Pin ein Kreis. Das würde aber bedeuten, daß der obere Pin das Potential GND hat. Nur dann können vom Polygon aus die Thermals zum Pin gezogen werden. Und wenn Width dann zu klein ist, könnte das dann so aussehen. Das stimmt. Was mich aber irritiert, ist die Aussage von Jürgen, daß die Stecker keine Masse haben. Vielleicht hat er sich nur geirrt? @Jürgen: Mach mal "show gnd", wenn dann der obere Pin hell gezeichnet wird, führt er auch das Potential GND. Ist dann vielleicht im Device schon so definiert...
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Hier mal ein Bild des Layouts wenn nur Layer 1 enabled ist. Warum DRC Ausgaben in einen Layer (hier Layer 1) abgespeichert warden weis wohl nur CadSoft.
Igel schrieb: > Hier mal ein Bild des Layouts wenn nur Layer 1 enabled ist. Warum > DRC > Ausgaben in einen Layer (hier Layer 1) abgespeichert warden weis wohl > nur CadSoft. Nein, das ist normal und schon immer so gewesen. Deine Fehler existieren noch, und die Fehlermeldungen werden als schraffierte Flächen in dem Layer angezeigt, der die Fehler enthält. Macht ja sonst keinen Sinn, wenn du nicht weißt, welche Abstände in welchem Layer nicht stimmen. Im Fenster "DRC errors", wo die 16 Clearance-Fehler angezeigt werden, klickst du mal rechts unten auf "clear all". Dann sind die 16 Fehler aus der Liste veschwunden und die Markierungen im Layer auch. Erst wenn du wieder einen DRC machst, kommen sie wieder. Das heißt, wenn du vorher nicht die Abstände auf deiner Platine in Ordnung gebracht hast.
Upps, ich war wohl gestern ziemlich geschafft. Es waren doch Masseanschlüsse!!! Diese "Haarlinien" sind die Thermals wenn man die Breite des Massepolygons auf "0" setzt. Arrrghhhh !!!!! Danke euch allen. Gruß Jürgen
Na wenigstens weißt du jetzt, was es ist. Ohne deine Rückmeldung sind eben dann die Spekulationen und Vermutungen aufgekommen :-) Schönen Tag!
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