Verilog parameter in VHDL nutzen

[Steffen H. (steffenh)]

Hallo zusammen,

ich habe ein Design, das aus Verilog und VHDL Beschreibungen besteht. 
Alle Konfigurationsdaten (Schlüsselwort "parameter") sind in einer 
Verilog-Datei definiert, da bisher auch nur in diesem Teil solche Daten 
benötigt wurden.

Aufgrund einer Erweiterung benötige ich nun auch Konfigurationsdaten im 
VHDL Modul. Kann ich die bestehenden Verilog-Daten dort irgendwie 
bekannt machen? Wenn ja, wie?

Grüße
Steffen

[Duke Scarring (Gast)]

Verilog-Parameter werden in VHDL generics genannt.

Im XST user guide (UG627) gibt es ein Kapitel /XST Mixed Language 
Support/.
Dort steht welche Typen unterstützt werden.
Ob es funktioniert kannst Du im Synthesereport sehen. Dort werden die 
verwendeten Parameter/Generics für jedes Modul/ jede Entity aufgeführt.

Duke

[Steffen H. (steffenh)]

Danke für den Tipp, es funktionert also nicht. Ich hab noch ein bißchen 
weitergesucht und bin dann auf dieses Posting gestossen:

http://www.velocityreviews.com/forums/t377601-including-verilog-parameter-file-in-vhdl-design.html

Fazit (für mich): es ist nicht ohne Weiteres möglich.

[Duke Scarring (Gast)]

Steffen Hausinger schrieb:
> Danke für den Tipp, es funktionert also nicht.
Was hast Du denn bisher schon probiert?
Ich denke schon, das es funktionieren könnte, wenn man dirket bei der 
Instanziierung die Parameter wiederholt angibt.

Duke

[Leo (Gast)]

>Aufgrund einer Erweiterung benötige ich nun auch Konfigurationsdaten im
>VHDL Modul. Kann ich die bestehenden Verilog-Daten dort irgendwie
>bekannt machen? Wenn ja, wie?

Du könntest eine Verilog-Komponente schreiben, die die 
Konfigurationsparameter aus dem Verilog-File liest und als Ausgänge zur 
Verfügung stellt. Die Ausgänge dieser Komponente könntest Du zum Füttern 
von VHDL-Generics verwenden.

Leo