Hallo Leute, ich muss ganz ehrlich sagen, dass meine Erfahrungen mit FPGAs sich leider in Grenzen halten. Neben etwas herumprobieren war mein erstes "Projekt" ein LED Lauflicht mit 8 LEDs. Anschließend habe ich aus einem Lauflicht viele gemacht, bis ich keine LE mehr frei hatte. In einem anderen Projekt habe ich den FPGA in einen ATmega328 (afaik) verwandelt und diesen dann voll ausgelastet. Das war auch schon alles, was ich mit FPGAs gemacht habe. Ich weiß, dass einige andere Jungs aus dem Institut mit FPGAs Videoanalysen gemacht haben, wie es aber genau ging, kA. Aber eins hatten diese Projekte alle zusammen: Der FPGA brauchte keinen Kühlkörper und lief auch nicht wirklich heiß. Vor einigen Tagen ist mir ein Bitcoin Mining Projekt mit einem Spartan-6 begegnet. Die Leute sagen alle, dass der FPGA einen Kühlkörper braucht, um die Wärme abzuführen. Ich verstehe momentan nicht, worin der Unterschied zu einem voll ausgelastetem FPGA liegt, der ein Lauflicht durchlaufen lässt und dabei unter Volllast zählt (Ich habe einen Zähler benutzt, um den Code zu verlangsamen) und z.B. dem ausrechnen von SHA256.
Es geht um die Häufigkeit der Bitwechsel eines FFs. AFAIR hatte mal Peter Alfke (Xilinx-VIP, inzwischen RIP) gesagt, dass man jedes neuere FPGA zum Verglühen bringen kann, wenn man aus allen vorhandenen FFs ein Schieberegister baut und da mit der maximal möglichen Frequenz (also 200-500MHz) ein 1-0-Muster durchschiebt...
AFAIK haben die Virtex-6 sowas (wenn man es einschaltet). Altera weiss ich nicht.
Georg A. schrieb: > Es geht um die Häufigkeit der Bitwechsel eines FFs. Hmm... aber habe ich nicht genau das mit dem Lauflicht gemacht? Da habe ich zwei verschachtelte Schleifen gebaut, die je von 0 bis afaik 1024 gezählt haben. Und dann habe ich eine 1 durchgeschoben. Und das n Mal, bis ich keine LE mehr hatte. Okay, ich habe 10 FFs, einer davon wird bei jedem Tackt umgeladen, und die anderen mit je der Hälfte der Häufigkeit des Vorigen. Ich kenne jetzt den SHA256 Algo nicht, aber macht er tatsächlich viel mehr Bitwechsel?
Andreas Baumann schrieb: > Aber eins hatten diese Projekte alle zusammen: Der FPGA brauchte keinen > Kühlkörper und lief auch nicht wirklich heiß. Also man bekommt einen Cyclone Schlagmichtot auf dem DE1 Board zum Glühen, wenn man einfach nur ein rückgekoppeltes Register baut, und das dann laufen lässt. Es kommt dann ein toller Sinus am Ausgang heraus und der Chip wird ganz schön warm. Wenn man das mit vielen LE gleichzeitig so macht, wird das Teil bestimmt irgendwann dicke Backen machen. Bei schnelleren FPGAs wird's wohl noch schlimmer sein.
Andreas Baumann schrieb: > Okay, ich habe 10 FFs, einer davon > wird bei jedem Tackt umgeladen, und die anderen mit je der Hälfte der > Häufigkeit des Vorigen. Ja eben. Wirds ja dann auf 50, 25, 12.5%... und das Schieberegister sogar nur auf komplett 10% runtergeteilt und das ist das wirklich nicht mehr viel. Du musst da 1010101010... durch das Schieberegister jagen, nicht 0000000001. Und das mit hohem Takt.
Böser Kommunist schrieb: > Haben die FPGA auch internen Schutz gegen überhizung, so wie die CPU's > zB? Soweit ich das gesehen habe, haben das alle Xilinx FPGAs, die den System Monitor bzw. XADC on Board haben. Muss man aber extra aktivieren.
die Verlustleistung eines FPGAs wird auch durch die IOs bestimmt. Gerade die Highspeed Links tragen dazu bei. Mit dem Power Estimator von Xilinx http://www.xilinx.com/products/design_tools/logic_design/xpe.htm kann man schön sehen welche FPGA Elemente wie Einfluss auf die Verlustleistung nehmen Grüße
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